Non-binary low-density parity-check (NB-LDPC) codes have been actively researched recently due to their superior error-correcting performances compared to those of binary counterparts when the code length is moderate. However, the performance comes at the expense of the high decoding complexity. Recently, reasonable complexity-performance trade-off algorithms have been developed called iterative reliability-based majority-logic decoding algorithms. In this paper, we focus on an iterative hard reliability-based majority-logic decoding (IHRB-MLgD) algorithm which uses only hard-information from the channel to consider the practical case that using soft-information is hard such as NAND flash-based storage systems. This paper proposes two improved IHRB-MLgD algorithms. One is an algorithm which improves an error performance with simply modified initialization. The other is a hardware-friendly algorithm which reduces the memory size considerably while keeping the error performance obtained by simply modified initialization. The memory size is reduced about 72% compared to that of conventional one. Based on the hardware-friendly algorithm, a low-complexity partial-parallel NB-LDPC decoder architecture is developed and also implemented in 65nm CMOS technology. According to implementation results, the core area of the proposed algorithm also slightly reduced compared to that of the conventional algorithm.
코드 길이가 적당할 때, 바이너리 LDPC 코드에 비해 뛰어난 성능을 가지는 논바이너리 LDPC 코드가 최근까지 활발히 연구되고 있다. 하지만 그 성능은 복호 시 높은 복잡도를 수반한다. 최근에 신뢰도 기반의 다수결 논리 반복 복호 알고리즘이라는 합리적인 성능-복잡도 트레이드 오프 알고리즘이 제안되었다. 본 논문에서는 NAND 플래시 저장장치와 같이 연정보를 사용하기 힘든 실질적인 상황을 고려하여, 경정보만을 이용하는 경정보 기반의 다수결 논리 반복 복호 알고리즘에 집중하였다. 그 알고리즘을 기반으로 본 논문은 개선된 알고리즘을 두 가지 제안하였다. 첫 번째는 간단히 초기화 과정을 수정함으로써 오류 성능을 개선한 알고리즘이다. 두 번째는 첫 번째에서 개선된 오류성능을 유지하면서 메모리 크기를 상당히 줄인 하드웨어 친화적인 알고리즘에 해당한다. 이 때 메모리는 기존 구조에 비해 약 72% 가량 줄게 된다. 하드웨어 친화적인 알고리즘을 기반으로 낮은 복잡도를 지닌 부분 병렬 논바이너리 LDPC 복호기 구조를 제안하고 이를 65nm CMOS 공정에서 구현하였다. 구현한 결과에 따르면 코어 면적 또한 기존 구조에 비해 약간 줄어든 것을 확인할 수 있었다.
