Layered decoding algorithm can achieve high performance with low complexity in Low Density Parity Check decoder. Especially, column Layered LDPC decoder has advantage of converging speed in limited iteration.
In this thesis, Column Layered LDPC decoder is implemented in field programmable gate array (Xilinx vertex5) with Parity Check matrix specified in Wireless LAN (IEEE 802.11n standard). At first it introduces difference between column layered decoding algorithm and general min-sum message passing algorithm. All of sub-blocks and overall hardware structure are described in detail. it proposes pipeline strategy to reduce critical path delay and it increase throughput about 2 times. Simulation results show that bit error rate and flame error rate between Min-sum LDPC decoder and proposed decoder at maximum iteration 10 and 20. Proposed decoder has certain performance gain at lower iteration.
계층화된 복호 알고리즘은 저밀도 패리티 검사 디코더에 적용될 경우 더 적은 복잡도에서도 더 좋은 성능을 갖는 알고리즘을 알려져 있다. 특히 열 단위로 계층화된 알고리즘의 경우 처리의 제한된 반복횟수에서 오차 확률의 수렴속도에 강점을 갖는다.
본 논문에서는 열 단위로 계층화된 저밀도 패리티 검사 디코더를 FPGA 기반으로 구현 하였고 IEEE 802.11n에 표준으로 명시된 패리티 검사 행렬을 사용한다. 먼저 일반적인 최소합 알고리즘과 계층화된 복호 알고리즘의 프로세스 차이에 대하여 소개하고 내부의 블락들과 전체적인 디코더 구조에 대하여 자세히 설명한다. 또한 디코더의 속도를 향상시키기 위한 파이프라인 전략을 제시하였고, 이로부터 2배 이상의 속도향상을 얻었다. FPGA 시뮬레이션을 통하여 구현된 디코더의 오차율을 측정하고 일반적인 최소합 알고리즘을 사용하는 디코더와 비교하였을 때 더 높은 오차 정정 확률을 갖는 것을 확인할 수 있다.
