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Flash-assisted time-interleaved (FATI) successive approximation (SA) architecture for low power, high speed A/D conversion = 고속 저전력 아날로그-디지털 변환을 위한 플래시 보조 시분할 연속 근사 구조
서명 / 저자 Flash-assisted time-interleaved (FATI) successive approximation (SA) architecture for low power, high speed A/D conversion = 고속 저전력 아날로그-디지털 변환을 위한 플래시 보조 시분할 연속 근사 구조 / Ba-Ro-Saim Sung.
저자명 Sung, Ba-Ro-Saim ; 성바로샘
발행사항 [대전 : 한국과학기술원, 2016].
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초록정보

A flash-assisted time-interleaved SAR ADC architecture has been suggested for high speed A/D conversion. Owing to the MSBs determined by the front end flash ADC, SAR ADC completes the A/D conversion in a reduced number of cycles. Time-interleaved SAR ADCs with a commonly shared low resolution flash ADC provide a new size and power efficient high speed ADC architecture. The proposed ADC structure has been verified by developing a behavioral model of a 6-bit 1.2GHS/s ADC. Circuit design considerations have also been discussed based on the sampling network mismatch between the flash and SAR ADCs. A prototype 6-bit 2GS/s ADC was implemented in a 45 nm CMOS technology. The retire-and-autozeroing scheme was used for a background calibration of comparator offset mismatches. For this, one additional comparator was added in the flash ADC and, also, one additional SAR ADC was inserted in the time interleaving channels. The timing skew mismatch between the flash ADC and SAR ADCs and that between the SAR ADCs were reduced by the clock gating using the global clock and the channel enable signals. The gain mismatches between the ADCs were alleviated by an adequate sampling network design. The ADC core occupies 0.16 mm2 area and consumes 14.4 mW under a 1.2 V supply. With a Nyquist-rate input at a 2GS/s operation, the ADC achieves SNDR of 33.1dB and SFDR of 44.1dB. A peak DNL and INL of the ADC are 0.34LSB and 0.33LSB. The figure of merit (FOM) measured at the Nyquist-rate input is 195fJ/c-step, which is the state-of-the-art class value among the GS/s ADCs with back-ground calibration. A 2x Time-Interleaved FATI SAR ADC with background offset and timing skew calibration is implement in a 45nm and 65nm CMOS. A proposed folding-flash ADC employing designated comparators with dual-sampler and multiple-latches reduces power and hardware burden. Periodic time skew calibration scheme that references a divided external clock is introduced. The operation of the proposed advanced FATI-SAR architecture has been proved by 10-bit 1.6GS/s ADC.

본 논문은 저전력 고속 동작 아날로그-디지털 변환을 위해서 고속 플래시 신호변환기를 사용하여 시분할 연속 근사 신호 변환기의 전력 소모와 동작속도를 개선한 연구에 대한 것이다. 발표되는 논문들로부터 저전력 고속동작을 수행하는 신호변환기의 구조를 보면, 플래시 신호변환기와 연속 근사 신호 변환기가 대표적인 구조들이다. 하지만, 플래시 신호변환기는 고속으로 동작가능하나 해상도가 높아지면서 하드웨어가 기하급수적으로 증가하여, 높은 해상도로 구현하는데 어려움이 있고, 연속 근사 구조는 구조가 간단하여 저전력으로 동작하나 일부 회로를 여러 번 사용하여 신호변환을 해야 하는 동작원리상 고속으로 동작하기 힘든 점이 있다. 이러한 고속 동작 신호변환기들의 경향과 구조적인 한계들로부터 플래시 보조 시분할 연속 근사 구조를 제안한다. 제안하는 구조는 저전력, 저해상도의 플래시 신호변환기를 MSB결정하는데 사용하고, 나머지 LSB를 연속근사 구조가 결정함으로써, 연속 근사 신호변환기의 동작 속도를 증가시키는 구조이다. 빨라진 단일채널 연속 근사 구조 변환기는 시분할 신호변환 기법을 적용 시, 적은 채널로 고속동작을 구현할 수 있어 채널간의 부정합 문제를 개선할 있고 전체 신호변환기에서 소모되는 전력을 줄일 수 있다는 장점을 지니고 있다. 또한, 본 구조를 설계하기 위해 고려되어야 하는 부정합 중 고속 동작의 신호변환기에서 큰 문제가 되는 입력 추출 시간차 오류를 보정하기 위한 기법을 제안한다. 이는 신호변환 동작을 위해 인가하는 클럭을 기준 시간으로 사용하여 각 채널의 신호변환기와 플래시 보조 신호 변환기 사이의 입력 추출 시간차의 정보를 추출하여 이를 제거하는 방법이다. 제안하는 신호변환기는 45nm CMOS 공정에서 6bit 2GS/s 신호변환기로 구현되어 나이퀴스트 입력 신호에서 유효해상도 5.2의 성능을 얻고 14.4mW의 전력을 소모하여 195fJ/c-s의 우수한 FoM 성능을 얻었다. 또한 65nm와 45nm CMOS 공정에서 입력 추출 시간 보정기법이 적용된 10bit 1.6GS/s 신호변환기로 구현되어 나이퀴스트 입력 신호에서 유효해상도 8.2와 9를 얻고, 21mW와 17.3mW의 전력을 소모하여 38fJ/c-s과 21fJ/c-s의 우수한 FoM 성능을 보여 제안하는 구조가 중, 고해상도 신호변환기를 저전력 고속화시키는데 적합한 구조임을 증명하였다.

서지기타정보

서지기타정보
청구기호 {DEE 16055
형태사항 v, 60 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 성바로샘
지도교수의 영문표기 : Seung-Tak Ryu
지도교수의 한글표기 : 류승탁
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학부,
서지주기 References : p. 55-58
주제 Flash-Assisted Time-Interleaved
FATI-SAR
time-interleaved SAR ADC
background timing skew calibration
hybrid ADC
고속 저전력 아날로그-디지털 변환기
플래시 보조 시분할 연속 근사
부정합 보정 기법
연속 근사 변환기
플래시 변환기
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