With growing demand for ultra-low-power applications, low-supply-voltage circuit design has been an attractive and plausible option for low-power system designs. However, high-performance analog/mixed-signal circuit designs become difficult under a low supply voltage because of the degraded operational speed, signal-to-noise ratio (SNR) degradation due to the reduced signal power, and the increased clock jitter. In order to overcome these limitations, an asynchronous SAR-Assisted Time-Interleaved SAR (SATI-SAR) ADC is proposed as a suitable architecture in a low-supply-voltage condition. Settling-While-Conversion enabled by the Assist-ADC relaxes the DAC settling time requirement and makes it possible to insert a minimized capacitor shuffling logic with no speed penalty. A proposed gain-boosting dynamic pre-amplifier enhances the noise performance of the comparator and a self time-reference generation function is embedded in the pre-amplifier for a speed-enhanced asynchronous decision. A proposed dual-mode clock generator generates a low-jitter fixed-width sampling pulse for high frequency operation while it generates a low-power-but-low-quality clock for low frequency operation. With the dual-mode clock generator enabled, a prototype 65nm CMOS 0.6V 12b 10MS/s ADC achieves an ENOB of 10.4 at a Nyquist-rate input, and the peaks of DNL and INL are measured to be 0.24LSB and 0.45LSB, respectively. The FoM is 6.2fJ/conversion-step with a power consumption of $83 \mu W$ . The ADC operates under the lowest supply voltage of 0.6V among comparable designs with ENOBs over 10 and conversion rates over 1MS/s.
오늘날 저전력 응용에 대한 수요가 급격하게 늘어남에 따라, 저전력 시스템 설계를 위한 기법으로써의 저 전압 회로설계가 각광받고 있다. 하지만 낮은 전원전압 하에서 동작속도의 저하, 작아진 입력 시그널파워로 인한 신호대잡음비 감소, 그리고 증가된 클럭 지터로 인하여 고성능의 아날로그/혼성신호회로 설계가 어려워지고 있다. 이를 극복하기 위하여, Asynchronous SAR-Assisted Time-Interleaved SAR (SATI-SAR) ADC를 낮은 전원전압에 적합한 구조로써 제안한다. Assist-ADC에 의하여 가능해진 Settling-While-Conversion 기법은 요구되는 DAC 세틀링 시간을 완화시키며, 동작속도 저하 없이 최소화된 커패시터 셔플링 회로를 사용할 수 있도록 하였다. 제안하는 Gain-boosting dynamic pre-amplifier는 비교기의 노이즈 성능을 개선하였으며, asynchronous decision 동작을 위한 self time-reference 생성 기능이 pre-amplifier에 포함되어 있다. 제안하는 듀얼-모드 클럭 생성기는 높은 주파수의 동작에서 low-jitter fixed-width 샘플링 펄스를 생성하며, 낮은 주파수 동작에서는 low-power-but-low-quality 펄스를 생성하게 된다. 65nm CMOS공정에서 제작된 0.6V 12bit 10MS/s ADC는 듀얼-모드 클럭 생성기를 동작시킨 상태에서, 나이퀴스트 인풋에서 유효해상도 10.4bit을 달성하였으며, 측정된 DNL과 INL의 피크 값은 각각 0.24 LSB와 0.45 LSB이었다. 본 ADC는 $83 \mu W$ 의 전력을 소모하였으며, 6.2fJ/conversion-step의 FoM을 보였다. 제안하는 ADC는 유효해상도 10bit 이상 및 동작속도 1MS/s 이상의 성능을 갖는 비교대상 군의 ADC중에서 가장 낮은 전압인 0.6V에서 동작하였다.
