As communication technology and scaling technology are developed, techniques for high data rate and low power consumption have researched in chip-to-chip parallel interfaces. Transceivers which are de-veloped by these techniques have focused on achieving low energy efficiency. It has been achieved by ad-vanced clocking in I/O circuits. According to clocking method, there are two of the most important classes: embedded clock (EC) architecture and forwarded clock (FC) architecture. Comparing to the EC architecture which transmits only data through channel, the FC architecture which is also called as a source synchronous parallel link (SSPL) has an additional clock channel to transmit clock as well as data. The FC architecture is well suited for low power consumption and a high aggregate bandwidth trend due to a simple clock recovery circuit and inherently high jitter correlation between data and clock. Due to these advantages, many recent technologies such as DRAM Interface, QuickPath Interconnect (QPI), and Hyper-Transport adopt the SSPL. Nevertheless, there are various issues, such as skew compensation, maintaining high jitter correlation between data and clock, and multiphase clock generation to improve the data rate in the FC architecture.
To address these issues, many researches have been investigated for clock recovery circuits in the FC receiver. Recently, many papers have focused on injection-locked oscillators (ILOs) because ILOs can easily perform clock de-skew, and they can provide a controllable and wide jitter tracking bandwidth (JTB), which could be optimal for the FC architecture in terms of jitter correlation between data and clock. Despite these advantages, it is hard to adopt simple ILOs in practical systems due to several issues. First, there is intrinsic dependency between the JTB and de-skew. If the difference between the free running frequency and injec-tion clock frequency increases for large de-skewing, the JTB is seriously reduced. Second, there is a depend-ency between the VCO tuning range and the JTB of the ILO. In addition, when one-point injection scheme is used, it is hard to generate accurate multiphase clock for exploiting interleaving scheme. Above these issues, the receiver using ILO for clock jitter filter is sensitive to power noise as the latency mismatch between data and clock increases. Moreover, as latency mismatch increases, jitter correlation between data and sampling clock is reduced because high frequency jitter at ILO is note removed but replaced by the uncorrelated phase noise of oscillator. This dissertation proposes two receivers with novel schemes to increase jitter correlation.
At first, a quarter-rate FC receiver based on the ILO which exploits a phase shifting phenomenon is proposed to minimize the effect of the dependency between the JTB and de-skew. In the phase shifting phe-nomenon, phases of the output clock are shifted by the duty-cycle of an injection clock. To utilize this phase shifting phenomenon, we proposed a quarter-rate receiver which includes a simple duty-cycle adjuster (DCA). By using the DCA, the proposed receiver can simultaneously achieve low JTB variation, a wide JTB, and a high data rate while maintaining low power consumption. The proposed receiver achieves a 12 Gb/s data rate with 0.92 mW/Gb/s in a 1 V 65 nm CMOS process.
A second novel receiver which is robust against power noise and has high jitter correlation with high frequency jitter is proposed. The forwarded-clock receiver using a proposed mixing cell integrated injection-locked oscillator (MIILO) and an I/Q generator based on injection-locked oscillator (IQGILO). By using MIILO, jitter tolerance is enhanced by about 1.8 times at high frequency compared to using a conventional injection-locked oscillator. In addition, the proposed receiver is robust against power supply induced jitter (PSIJ) caused by a clock distribution network because jitter tracking bandwidth of IQGILO is always lower than peak frequency of PSIJ regardless of latency mismatch between data and clock. The test chip achieves 9.6 Gb/s data rate with 0.96 mW/Gb/s and occupies only 0.0162 mm2 in a 1 V 65 nm CMOS.
통신 기술과 공정 기술의 발달로 인해, 데이터 통신 시스템에서는 고속 데이터 송수신기 구현을 위한 기술과 고속 데이터 송수신기를 저전력으로 구현하는 기술들이 연구 되고 있다. 이러한 연구를 통해 개발되어 사용되는 송수신기는 높은 에너지 효율을 달성하는데 초점을 두고 있다. 널리 사용되는 송수신기 구조에는 데이터만을 보내서 클럭을 복원하여 사용하는 embedded clock 구조와 데이터와 클럭을 모두 보내는 forwarded clock (FC) 구조가 있다. 두 구조 중 FC 구조는 source synchronous parallel link (SSPL)라고도 불리는 구조로서 클럭을 전송하기 위해 추가적인 채널을 사용하지만 데이터로부터 클럭을 복원하는 회로가 필요 없기 때문에 저전력으로 구현하기에 더 유리하고, 데이터와 클럭을 동시에 보내기 때문에 높은 지터 연관성을 갖고 있어서 고속 데이터 송수신기 구현에 유리한 장점을 갖고 있다. 이러한 장점들 때문에 FC 구조는 DRAM Inter-face, QuickPath Interconnect, HyperTransport등과 같은 고속 데이터 전송을 위한 I/O interface에서 많이 사용되고 있다. 하지만 이러한 FC 구조의 높은 지터 연관성 특징을 악화시키는 요인들이 존재한다. 본 연구에서는 이러한 요인들에 대해 분석을 통해 밝히고, 현재 동향에 맞는 저전력 고속 데이터 송수신기를 구현하기 위해 SSPL에서 데이터와 클럭 사이의 지터 연관성을 최대화하는 연구를 진행하였다. SSPL에서는 크게 두 가지의 문제점들을 고려해야 한다. 첫 번째로 전송된 고속 데이터를 수신단에서 올바르게 복원해내기 위해 데이터와 클럭 사이에 존재하는 skew를 보상해주어야 한다. 두 번째로 데이터와 클럭 사이의 지터 연관성을 향상시켜 지터로 인해 저하되는 timing margin을 최대화하는 것이다. SSPL에서는 여러 개의 수신기에서 하나의 클럭 채널을 통해 전송된 클럭을 사용하기 때문에 수신기 별로 데이터와 클럭 사이에 각기 다른 latency 부조화가 존재하게 된다. 이러한 데이터와 클럭 사이의 각기 다른 latency 부조화에 의해 수신기에서는 높은 주파수의 jitter를 tracking 할 수 없어 데이터와 클럭 사이의 연관성을 저하시켜 데이터 전송 속도를 높이지 못하게 한다. 그렇기 때문에 SSPL에서는 데이터와 클럭 사이의 연관성을 저하시키는 높은 주파수의 jitter를 filtering 해주어야 한다. 최근에 수신단에서 주입 고정 발진기를 통해 위의 두 가지 문제점들(skew 보상과 지터 필터링)을 해결하는 연구가 활발히 진행되고 있다. 하지만 단순히 주입 고정 발진기를 통해 위 두 가지의 문제를 동시에 해결하기에는 주입 고정 발진기가 deskew와 지터 tracking 대역폭 사이에 의존성을 갖고 있기 때문에 원하는 만큼의 skew를 보상하면서 원하는 만큼의 높은 주파수의 jitter를 filtering 하는 것은 어렵다.
본 연구에서는 크게 두 가지의 receiver를 제안하고 있다. 첫 번째로는 지금까지 많이 연구돼 오던 지터 filtering방식을 사용하는 receiver이다. 이 receiv-er에서는 deskew와 지터 tracking 대역폭 사이의 의존성에 크게 영향을 받지 않게 하기 위해 처음으로 주입 고정 발진기의 위상이동현상을 정의하였고 이를 적용하여 deskew를 하여도 지터 tracking대역폭 변화가 적은 수신기를 구현하였다. 위상이동현상이란 주입 고정 발진기에 주입시켜주는 클럭의 duty-cycle에 따라 주입 고정 발진기의 출력 클럭의 위상이 이동하는 현상이다. 이러한 위상이동현상을 사용하기 위해서 주입 고정 발진기 기반의 수신기에 간단한 duty-cycle을 조절해주는 회로만을 추가해 주면 된다. 이번 연구에서 제안한 위상이동현상을 사용함으로써 적은 resource의 추가만으로 원하는 deskew를 해주면서 원하는 만큼의 높은 주파수의 jitter를 filtering 할 수 있게 되었으며 적은 에너지 소모로 높은 데이터 전송률을 달성할 수 있었다.
제안된 또 다른 receiver는 최근에 연구가 시작된 jitter mixing 기법을 사용하고 있다. FCA에서 jitter correlation을 향상시키기 위해 현재까지 크게 latency rejection 방식과 proposal때 제안된 receiver에서 사용한 jitter filtering의 두 가지 방법이 연구되어 왔다. Latency rejection은 수신단에서 발생되는 latency를 보상하기 위해 송신단에 같은 latency를 가지는 delay cell을 배치하는 방법이다. 하지만 이러한 방법은 power noise에 취약한 delay cell이 많다는 단점을 가진다. 반면, jitter filter-ing의 경우 긴 delay cell이 필요 없어서 simple하다는 장점을 가지지만, latency가 길어질수록 filtering을 통해 포기해야 하는 지터가 많아진다는 단점 또한 존재한다. 이러한 두 가지 방식 이외에 가장 최근에 데이터와 클럭 사이의 지터 정보를 넘겨주는 방법이 제안되었는데, 이번 연구에서 제안된 receiver는 단순히 지터를 넘겨주는 방식의 단점을 보완하고 latency rejection 방식과 jitter filtering 방식 보다 더 좋은 지터 연관성 특성을 갖도록 더 많은 jitter를 넘겨 줄 수 있는 방법을 변형된 주입 고정 발진기에 적용하였다. 그 결과 수 백 MHz의 큰 jitter가 존재하는 환경에서도 error없이 data 복원을 잘 할 수 있게 되었다.
