In various wireline communication systems, clock is essential for data sampling, analog to digital conversion, etc. Thus, integer-N PLL is widely used for clock generating because its good phase noise performance. However, PLL output noise performance is degraded by PLL’s each block noises which are divider, phase frequency detector and charge pump noise.
Over the past few years, several studies have been conducted for implementation of low phase noise integer-N PLL. Sub-harmonically injection locked PLL (ILPLL) is a representative method for achieving low phase noise.
In this paper, we proposed two type of ILPLL with low reference spur level.
First work is using injection locked oscillator (ILO) divider in ILPLL. Delay line in injection path of conventional ILPLL is noise source. Thus it makes injected reference clock to noisy. If ILO divider is used, delay line can be removed in injection path. Therefore proposed work has a good phase noise performance. In addition, that has another advantage for injection timing calibration. It make calibration method to simple and low power consumption, thus calibration circuit can be operated in background. Thus system is robust to voltage and temperature variation
Second work is divider-less ILPLL with simple phase detector. Previous divider-less ILPLL has a modified phase detector to compare different frequency clock. However this phase detector has problems which are mismatch between phase-frequency detectors and charge pumps, and control voltage ripple problem. We resolve these two problems using simple phase detector and control voltage ripple compensation method. It is made to obtain a better phase noise performance.
Proposed 2GHz ILPLLs were implemented by 65nm CMOS process with 3.9-mW and 4.1-mW power consumption. The simulated reference spur levels are -57.2 dBc and -54.6 dBc.
다양한 통신 시스템에서 clock은 데이터 샘플링, 아날로그 디지털 변환 등 필수적인 요소로 사용된다. 여러 clock 생성 회로 중 integer-N 위상동기루프(PLL)은 좋은 위상 잡음 특성으로 인해 널리 이용되고 있다. 하지만 위상동기루프를 구성하는 개별 회로에서 발생하는 잡음과 VCO의 지터 축적 현상으로 인해 phase noise 특성이 나빠지는 문제를 가진다. 그렇기 때문에, 많은 연구들이 integer-N PLL의 phase noise 특성을 개선하기 위해 수행되고 있다. 이러한 연구 중 대표적인 예로 주입 고정 위상동기루프(Injection Locked PLL)을 들 수 있다.
이번 논문에서는 두 가지 구조의 작은 기준 스퍼를 가지는 주입고정 위상동기루프를 제안하였다.
첫 번째는 주입 고정 주파수 분주기 (Injection locked frequency divider)를 이용한 주입 고정 위상동기루프이다. 기존의 주입고정 위상동기루프의 Delay line은 주입되는 기준 clock에 잡음을 발생시키는 요소로써 동작한다. 따라서 제안하는 구조에서는 주입고정 주파수 분주기를 사용함으로써, Delay line을 제거하여 향상된 phase noise 특성을 얻을 수 있다. 이에 대한 또 다른 장점으로는 주입 타이밍에 대한 보정 방법이 단순해 진다는 점이 있다. 적은 파워소모로 보정 회로가 동작이 가능해 짐으로서, 실시간으로 동작하는 보정회로의 구현이 가능하다. 이는 곧 시스템이 온도 또는 전압 변화에 강인해 짐을 의미한다.
두 번째는 간단한 위상 검출기(Phase detector)로 구현된 Divider-less 주입고정 위상동기루프이다. 기존의 구조에서 사용되는 위상 검출기는 두 개의 차지 펌프를 이용하기 때문에, 미스매치 문제가 발생할 수 있다. 또한 기존의 구조는 컨트롤 전압에서 ripple이 발생하는 문제점이 있다. 제안하는 구조에서는 이러한 문제점을 간단한 위상 검출기와 컨트롤 전압 ripple을 보상하는 회로를 구현하였다. 이를 통해 기존의 주입고정 위상동기루프보다 향상된 기준 스퍼와 phase noise 특성을 얻는 것이 가능하다.
제안하는 주입고정 위상동기루프는 65 nm CMOS 공정을 통해 설계 되었으며, 2 GHz의 출력 주파수를 가진다. 전력 소모는 각각 3.9 mW와 4.1 mW를 나타내었고, 시뮬레이션을 통한 기준 스퍼 레벨은 -57.2 dBc와 -54.6 dBc로 측정되었다.
