In the past few years, graphene has received much attention for next generation nanoelectronics due to its outstanding electrical properties. Exceptional intrinsic mobilities in graphene combined with the carrier density controllability enables high field effect mobility in graphene field effect transistors (FETs).
One significant challenge in realizing graphene nanoelectronics is to integrate graphene into electronic devices. However, it has been reported that the integration of graphene with gate dielectrics and device-compatible substrates is challenging because of several obstacles arising from the inherent properties of graphene, such as the chemical inertness of graphene surface, poor interfacial adhesion and degradation in charge transport property of graphene.
Ideally, gate dielectrics for graphene FETs should be directly and uniformly grown on graphene surface with precise controllability of film thickness and ensure the superb charge transport property at dielectric-graphene interface. However, the growth of conformal dielectrics on graphene usually requires additional seed layers or surface treatments via $O_3$ and $NO_2$, which has presented limitations in scaling the gate dielectric thickness or adverse effects in the charge transport properties of the fabricated graphene devices. In addition, utilizing chemical vapor deposition (CVD) that enables large-scale high quality graphene growth requires a transfer step because the growth substrate is not compatible with existing device fabrication procedures.
In this thesis, we study novel approaches for achieving optimal integration of graphene with gate dielectrics and device-compatible substrates. For facile and effective transfer of graphene onto a functional device substrate, the mechanism through which the interfacial adhesion property of graphene is affected is systematically analyzed and high quality uniform dry transfer of graphene is achieved. Several materials including poly (4-vinylphenol) (PVP) and functionalized graphene (FG) are newly adopted as an interfacial layer to facilitate the atomic layer deposition (ALD) of high-k dielectrics on graphene. A new method, initiated CVD to form high quality ultrathin polymer dielectric on graphene is also proposed and excellent charge transport property of graphene FET is demonstrated. The results presented here represent optimal methods to integrate graphene into electronic devices, which is a crucial prerequisite for realizing graphene nanoelectronics.
2004년 맨체스터 대학의 연구그룹이 탄소 원자 1층으로 이루어진 이차원 구조체의 그래핀을 발견한 이후 그래핀을 이용한 다양한 연구가 진행되어 왔다. 특히, 기존의 반도체 물질과 비교하여 월등하게 높은 전하 이동도를 지니고 있는 그래핀을 대면적으로 합성할 수 있는 기술이 개발 되면서 실질적인 그래핀 응용 소자에 대한 관심이 높아지게 되었다.
그래핀을 이용한 응용 분야로서 가장 각광 받고 있는 연구 분야는 그래핀 전계 효과 트랜지스터로서 값비싼 화합물 반도체를 채널 층으로 이용하는 기존의 초고주파 소자와 비교했을 때 성능 및 비용 면에서 상당한 장점을 지니고 있다고 할 수 있다. 그러나 이러한 그래핀 전계 효과 트랜지스터를 실질적으로 반도체 소자 산업에 이용하기 위해서는 그래핀이 본연의 우수한 물리적 특성을 소자의 특성에 최대한 반영시키기 위한 집적 기술이 필요하다. 그러나, 기존의 반도체 재료와는 달리 2차원 구조체로서 탄소 원자 층의sp2 결합으로 이루어진 그래핀의 표면은 수직방향으로의 불포화 결합 (Dangling Bond) 을 지니고 있지 않으며, 소수성 (Hydrophobicity)을 띄고 있어 절연막의 증착 혹은 다른 재료와의 접착에 있어 용이 하지 않다는 단점을 지니고 있다.
본 논문에서는 소자의 구조 및 공정에 대한 개발을 통해 고성능 그래핀 소자 제작을 위한 최적화된 집적 기술을 개발하였다. 특히, 현재 그래핀 생산 공정의 핵심 과정이라고 할 수 있는 CVD 성장된 그래핀을 금속 촉매제로부터 원하는 절연막 기판위에 간단한 기계적 박리를 통해 전이 시키는 방법을 연구하였다. 또한, 이러한 기계적 박리를 더욱 효과적으로 컨트롤 하기 위해 그래핀과 다른 재료간의 계면에서의 접합에너지 (Adhesion Energy)를 실험적으로 측정하였으며, 분자 역학 시뮬레이션 (Molecular Mechanics Simulation)을 통해 그 접합특성의 메커니즘을 규명하였다.
또한, 그래핀 표면의 Nucleation sites를 효과적으로 제공하는 고분자 및 기능기화된그래핀 (Functoinalized Graphene)을 Seed Layer로 이용하여 지금까지 그래핀 표면위에서 성장하기 힘들었던 균일한 Pinhole-free 고유전율 절연막을 ALD 방법을 통하여 증착 하였다. 또한, 최초로 initiated chemical vapor deposition (iCVD) 방법을 도입하여 그래핀 위에 10나노 이하의 균일하면서고 고품질의 게이트 절연막을 성장시키는 기술을 개발하였다. 지금까지 용액 기반의 공정을 통해 합성 및 증착되어진 종래의 고분자 절연막은 유기용매의 사용, 불순물 유입, 두께 컨트롤의 어려움 등의 단점을 지니고 있으며, 수백 나노 두께 이하로 스케일링 되었을 때 디바이스 수율 및 절연막 특성이 확연히 떨어지는 문제점을 노출해왔다 그러나, 본 연구에서 제안된 Gas-phase Polymerization 기반의 iCVD 공정을 통해 그래핀 표면위에서 10 나노이하 까지 두께 컨트롤이 가능하면서도 견고한 Dielectric strength를 지니는, 고품질의 p(V3D3) 절연막을 획득하였다. 개발된 그래핀 소자용 p(V3D3) 절연막은 약 7 nm 의 두께에서도 그래핀 표면위에 매우 균일하게 증착 되었으며, 고분자 절연막으로서는 월등한 Breakdown Field와 매우 낮은 Leakage Current 특성을 보였다. 이러한 우수한 품질의 p(V3D3) (7 nm)를 게이트 절연막으로 이용하여 그래핀 FET 소자를 제작하였으며, 그래핀의 우수한 전하 이동도 특성 또한 관찰할 수 있었다.
본 연구에서 개발된 그래핀과 기판, 게이트 절연막 등의 집적기술은 그래핀 전자 소자의 상용화에 있어서 가장 큰 걸림돌이 되고 있는 그래핀 집적에 대한 새로운 해답을 제시 할 수 있을 것으로 기대되며, 향후 그래핀 기반의 다양한 전자소자에 응용되어 질 수 있을 것으로 기대된다.
