This thesis focuses on the problem of CMOS cell layout and describes the system to generate cell layouts automatically. The input of desired cell layout is specified in terms of circuit components and their interconnections using netlist form. From this input, the system generates symbolic cell layout description. The cell layout is based on the single metal, single polysilicon CMOS technology. Although the implementation of this system has focused on various logic types of CMOS such as the static and the dynamic logic, the proposed techniques can be used for other technologies. The layout style is similar to the gate matrix layout. This style is orderly and regular, therefore complexity of the layout generation and verification can be reduced to some degree and it is suitable for the automation of the cell layout. To cope with the complexity of the cell layout, this system is divided into several modules. These modules are specialized for their own tasks, but related closely with each other. This system is implemented in OPS5, a general purpose rule-based language, and LISP.
본 논문에서는 CMOS Cell Layout 의 제반 문제점들에 대해 살펴보고 그것을 생성할 수 있는 방법을 제시함과 아울러 실제로 셀을 생성하는 자동화 시스템을 구현하였다. 회로 소자와 그들의 연결 관계를 규정하는 Net_List 형태로 주어지는 입력으로부터 single metal, single polysilicon CMOS technology 를 가정한 Symbolic 셀 레이아웃이 생성된다. 비록 본 레이아웃 시스템이 CMOS 에 제한되어 있지만 제안된 방법들은 다른 Technology (NMOS) 에도 쉽게 적용될 수 있다. 레이아웃의 형태는 Gate Matrix 와 유사하다. 이것은 그 형태가 규칙적이므로 셀 생성의 복잡도를 어느 정도 감소시킬 수 있고 자동화에도 적합하다. 본 시스템은 셀 생성의 어려움을 극복하기 위해 여러 개의 모듈로 나누어져 있어 그들은 자신의 과제에 전문화되어 있지만 서로 밀접한 연관성을 가지면서 수행된다.
