This thesis describes a rule-based compaction system for automatically compacting the symbolic layout of integrated circuit for CMOS cells. The compactor accomplishes the compaction task by augmenting some algorithmic technique with the domain specific knowledge encoded as rules. There is a new compaction strategy which uses concepts of virtual grid, group and preferred patterns in order to compact the loosely specified topology with an automatic jog insertion. The compaction algorithm of using such concepts is both simple and fast and can insert the jog effectively. The system is implemented in EOPS5 that is the extended version of OPS5, a general purpose rule-based language.
이 논문에서 CMOS 셀에 대한 집적 회로의 symbolic 레이아웃을 자동적으로 압축(compaction)시키는 Rule-based Compaction System 을 기술한다. 그러한 compactor 는 룰(rule)로 표현된 domain knowledge 와 알고리즘적인 테크닉을 결합함에 의해 symbolic 레이아웃을 압축시킨다.
느슨하게 표현된 레이아웃의 topology 를 압축시키기 위해 가상 그리드(virtual grid), group, preferred patterns 의 개념을 사용하는 새로운 압축방법이 소개된다. 그러한 개념을 사용하는 압축 알고리즘은 단순하고, 수행시간이 빠르며 또한 효과적으로 jog 를 넣는다. 프로그램은 일반 목적 rule-based 랭귀지인 OPS5 를 수정한 EOPS5 로 쓰여졌다.
