이 논문은 논리설계 단계에서의 논리회로와 Layout 에서부터 추출된 논리회로를 직접비교함으로써 Layout에서의 연결상태를 검증하는 방법에 대하여 기술한다.
두개의 논리회로를 Multi_place그라프로 나타내었고 다음에 논리회로가 가지는 Topology 를 그라프 Isomorphism 에 근거하여 비교하였다. 그리고 연결상의 차이점이 발견되면 error message 를 내보낸다.
Candidate Selection 과 Equal Weight Partition 의 두 단계로 이루워진 그래프 Isormorohism Test Algorithm은 전체적인 Chip 의 연결상태를 검사하는데 O(n log n)의 시간이 필요하다.
