서지주요정보
Verification of logic gate interconnection = 논리회로 상호간의 연결도 검증
서명 / 저자 Verification of logic gate interconnection = 논리회로 상호간의 연결도 검증 / Ja-Choon Jung.
저자명 Jung, Ja-Choon ; 정자춘
발행사항 [서울 : 한국과학기술원, 1986].
Online Access 원문보기 원문인쇄

소장정보

등록번호

4103894

소장위치/청구기호

학술문화관(문화관) 보존서고

MEE 8659

SMS전송

도서상태

이용가능

대출가능

반납예정일

초록정보

이 논문은 논리설계 단계에서의 논리회로와 Layout 에서부터 추출된 논리회로를 직접비교함으로써 Layout에서의 연결상태를 검증하는 방법에 대하여 기술한다. 두개의 논리회로를 Multi_place그라프로 나타내었고 다음에 논리회로가 가지는 Topology 를 그라프 Isomorphism 에 근거하여 비교하였다. 그리고 연결상의 차이점이 발견되면 error message 를 내보낸다. Candidate Selection 과 Equal Weight Partition 의 두 단계로 이루워진 그래프 Isormorohism Test Algorithm은 전체적인 Chip 의 연결상태를 검사하는데 O(n log n)의 시간이 필요하다.

서지기타정보

서지기타정보
청구기호 {MEE 8659
형태사항 [ii], 61 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 정자춘
지도교수의 영문표기 : Chong-Min Kyung
지도교수의 한글표기 : 경종민
학위논문 학위논문(석사) - 한국과학기술원 : 전기 및 전자공학과,
서지주기 Reference : p. 57-60
주제 Logic diagrams.
Printing, practical --Layout.
논리 회로. --과학기술용어시소러스
논리 설계. --과학기술용어시소러스
배치 설계. --과학기술용어시소러스
Logic design.
QR CODE qr code