This thesis describes a system which generates the logic level description(Boolean expression) from the geometry level description(CIF) of a VLSI design. Logic level descriptions are represented in terms of Boolean expressions and generated from the circuits extracted from CIF description. A number of intellectually interesting algorithms are developed for the conversion of multilevel representations of a VLSI design. The recognizable circuits are polysilicon gate NMOS transistors. This system can provide for valuable information about the correctness of logic implementation before the chip is fabricated and reduce VLSI development period and cost.
This system is implemented in about three hundred lines of "C" code and runs on a VAX 11/780 computer under UNIX operating system.
VLSI 설계시 회로의 논리적 기능이 설계자가 의도한 기능을 수행 하는지 검사할 필요성이 있다. 이러한 검사를 효과적으로 수행하기 위해 본 논문은 VLSI 설계의 기하학적 표현으로부터 논리적 표현을 생성하는 시스템을 연구 개발하였다.
이 시스템은 입력 CIF 화일로부터 Mask artwork data 를 추출해내고, 추출된 Mask artwork data 로부터 Mask Pattern 을 Drawing System에서 그려내고 회로에 관한 정보를 얻어 그 정보로부터 Boolean 식을 생성한다.
Boolean식을 생성함으로써 해당 CIF 화일에 관한 논리도를 쉽게 얻을 수 있으며, 설계자가 원래의 회로와 비교를 쉽게 할 수 있으므로 VLSI 개발시간과 비용을 줄일 수 있다.
이 시스템은 "C" 프로그래밍 언어로 프로그램하여 VAX 11-780/UNIX 하의 Tektronix 4105 칼라 그래픽 터미날을 가지고 구현하였다.
