PAM4 transceiver is able to communicate 2-bit information in 1UI pulse. However, there is weak point that PAM4 has one third of eye-height than NRZ from 4 different levels of the signal. This signal characteristic cuts down -9.5dB SNR. Consequently, there are several attempts to enlarge the differential peak-to-peak swing of transmitter for compensating signal characteristic. In this paper, wide output swing 3-tap FFE transmitter is pro-posed to support high speed PAM4 signal with supply noise suppression loop.
This proposed circuit achieves 1.33V peak-to-peak differential output swing with only 1V supply and with-out any high-voltage devices. Hybrid driver architecture based on SST saves huge power consumption and to secure wide swing range. For better PSRR and jitter performance, there is replica driver. It includes supply noise suppression loop can compensate the noise from supply. Loops are tied to supply-dependent reference voltage built from the noiseless electrical ground. Additionally, the 3-tap feed-forward equalizer is implemented with only current-mode driver for reduce the pre-driver load of each FIR tap. This architecture can avoid the power/area waste from bulky pre-driver.
The proposed transmitter is implemented in 40nm CMOS process. It can operate in 28/56Gbps NRZ/PAM4 dual-mode with 3-tap feed-forward equalizer. Supply noise suppression loop can reduce PSRR under -10dB up to 10MHz. FFE can boost 3.2dB of output signal in terms of NRZ. The total power consumption of transmitter is 23.16mW. The FoM of this architecture is 0.42pJ/bit. The area of total circuit is $0.013mm^{2}$.
PAM4 방식을 이용한 송.수신기는 한 번의 펄스에 2-bit을 보낼 수 있다. 그러나, 4가지 전압을 표현해야 하므로, 구조적으로 eye-height이 NRZ에 비해1/3로 줄어든다. 따라서 PAM4 는 신호대비노이즈비율(SNR)에서 기본적으로 9.5dB정도의 손해를 본다. 이를 해결하기 위해 수신기의 출력 신호의 최고, 최저점 차이를 키우려는 시도들이 있었다. 이번 논문에서는, 세 탭의 FFE와 전원 노이즈 억제 고리를 가진 빠른 속도로 동작하는 PAM4 넓은 스윙 폭 수신기를 제안한다.
제안한 구조는 최대 1.33V의 차이를 보이는 출력 스윙을 1V의 전원 아래에서 어떤 높은 전압 용 소자도 사용하지 않고 달성하였다. 혼성 송신기는 SST 구조를 기본으로 하여 많은 전력 소모를 막고, 넓은 출력 범위를 확보하였다. 또한 더 나은 출력 jitter 성능과 전원잡음제거비율(PSRR)을 위해서, 옆에 복제 송신기를 두었다. 이 복제 송신기에는 공급 전원 노이즈를 억제할 수 있는 부귀환(feedback) 고리가 있다. 이 고리는 전원 노이즈에 독립적인 어떤 기준 전압에 묶여 있고, 이 기준 전압은 노이즈가 적은 전기적접지로부터 기인 한 것이다. 채널에서의 손실을 보상하기 위해 세 탭의 FFE가 추가적으로 구현되었고, 이 FFE는 전류 드라이버만 이용하여 만들어졌다. 두 FIR 탭의 전 드라이버의 크기가 필요 이상으로 커지는 것을 막아 전력 소모와 공간을 줄일 수 있다.
이 송신기는 TSMC 40나노미터 공정으로 설계되었고, 세 탭의 FFE와 함께NRZ와 PAM4 신호 형식이 사용 가능한 형태로 각각 28Gb/s, 56Gb/s까지의 속도로 송신이 가능하다. 공급 전원 노이즈 억제 고리는 최대 10MHz까지 PSRR을 -10dB 아래로 줄일 수 있다. FFE는 NRZ기준으로 한 탭에서 최대 3.2dB까지 신호를 미리 증폭시킬 수 있다. 총 전력 소모는 23.16mW이고, $0.013mm^{2}$안에 설계되었다. 구조적 장점 (FoM)은 0.42pJ/bit이다.
