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High PSRR low dropout voltage regulator with an improved subtraction topology = 개선된 뺄셈 기법을 이용한 높은 PSRR을 가지는 전압 강하 레귤레이터
서명 / 저자 High PSRR low dropout voltage regulator with an improved subtraction topology = 개선된 뺄셈 기법을 이용한 높은 PSRR을 가지는 전압 강하 레귤레이터 / Su Wan Bang.
저자명 Bang, Su Wan ; 방수완
발행사항 [대전 : 한국과학기술원, 2016].
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초록정보

Recently, there are a demand for low dropout voltage regulator (LDO) with high power supply rejection (PSR) performance, using low power, wireless communication circuit for internet of things (IoT). This paper presents that an improved two stage low dropout regulator (LDO) is presented. In the proposed LDO, power supply rejection ratio (PSRR) is improved by using a subtraction topology containing a source follower connect-ed with a power transistor. This source follower buffer makes it possible to obtain high PSR and fixed current bias in the buffer. Simulation results show the PSR of 74 dB at 100 kHz. The presented LDO dissipates $33 \mu A$ under a 1.2 V supply in $0.18\mu m$ CMOS and occupies $0.058mm^{2}$. Proposed LDO have a stable current bias using a source-follower-buffer. Source-follower-buffer makes a special open loop gain that make the PSRR enhancement of the performance of circuits using proposed LDO. The proposed idea is very simple to apply any LDO using single power supply. The proposed subtraction con-cept for a improved PSRR can be adapted in cap-less LDO that can provide high performance PSRR to surpass gain of the amplifier and wide band PSRR also.

LDO(Low-Dropout-Regulator)란 안정적인 전압 출력을 얻기 위한 회로이다. 주로 PMIC(Power Management IC)에 쓰이며 회로 전체에 전압을 공급하기 위해 쓰인다. 안정적인 상황뿐만 아니라 전류가 많이 흐르는 상황에서도 안정적인 출력을 내야 한다. 따라서 내부에 Error Amp와 Negative Feedback을 통해 출력 전압을 유지하게 된다. 여기서 가장 중요한 성능은 바로 PSRR(Power Supply Rejection Ratio)과 Load Transient이다. LDO를 구동하는 전압에 Noise가 생기거나 갑작스럽게 흔들리는 상황이 발생할 수도 있는데 이는 앞 단에 있는 어플리케이션에 따라 나타날 수 있다. PSRR은 이 구동전압에 따라 흔들리는 정도를 비율로 나타낸 것이다. 또 LDO는 전체 회로에 대해 전류를 Load하게 되는데 이때 출력전류의 변화가 생기고 출력전압 역시 흔들리게 된다. Load Transient는 이 상황에서 출력 전압이 많이 변화하지 않게 하여 전체 구동회로에 영향을 주지 않도록 하는 성능을 나타내기 위함이다. 본 연구는 PSRR 측면에 중점을 두었다. 이 논문에서 LDO는 일정한 전압을 만드는 Linear regulator로서 DC/DC Converter의 Rip-ple을 줄이기 위한 목적으로 설계되었다. 이 논문에서 Target하고 있는 LDO의 PSRR Frequency는100kHz로서 통신 회로에 DC/DC Converter의 Ripple이 주는 영향을 줄여 높은 성능의 회로를 구현할 수 있다. 기존의 PSRR 향상 기법에는 Body Effect를 이용한 방법, 3개의 Amplifier를 이용해 PSRR을 향상시키는 방법 그리고 Diode Connection을 이용한 Subtraction 방법이 있다. 하지만 해당 방법은 각각 Low Frequency에 특화된 Body Effect 방식, 높은 전류소모를 하는 Summing Amplifier 방식 그리고 Bias current가 잡히지 않고 완벽히 빼지 않아 성능 개선여지가 있는 Conventional Subtraction 방법이 있다. 해당 논문은 이를 개선하기 위해 Source Follower Buffer를 이용한 Subtraction 방법을 사용하였다. 해당 Subtraction 방법을 적용하기 위해 RC-filter를 적용하여 Source Follower Buffer의 한계점을 개선하였고 Source Follower Buffer이기 때문에 Subtraction 값을 보다 정확하게 0에 가깝게 만들 수 있기 때문에 높은 PSRR을 가짐을 알 수 있다. 이를 좀 더 자세히 기술하면 이론적으로 무한대의 PSRR을 얻어야 하는 값이 RC-filter에 의해 만들어진 Zero의 위치까지 PSRR이 커지다가 유지되는 것을 본 논문에서 기술하였다. 이를 통해 원하는 100kHz 주파수에서 높은 PSRR을 얻을 수 있음을 확인하였다. 이를 통해 특정 Frequency에서 높은 PSRR을 가지는 LDO를 만들어 Wi-Fi Communication Chip에 활용해 고성능의 Supply를 공급해 전체 회로의 Performance를 향상시킬 수 있다. 또한 향후 해당 아이디어를 Cap-less LDO에 적용한다면 Error Amplifier Bandwidth보다 넓은 대역의 PSRR이 얻어지게 되는 것을 알 수 있다. 이를 통해 전류를 늘리지 않고 Cap-less LDO에서 넓은 대역의 PSRR Bandwidth를 가진다는 것을 향후 연구방향으로 설정해 진행하는 중에 있다.

서지기타정보

서지기타정보
청구기호 {MEE 16042
형태사항 iv, 27 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 방수완
지도교수의 영문표기 : Sang Gug Lee
지도교수의 한글표기 : 이상국
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학부,
서지주기 Including references
주제 Low dropout regulator
High PSRR
LDO
Subtraction Method
Noise
전압 강하 레귤레이터
높은 PSRR
선형 레귤레이터
뺄셈기법
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