This thesis presents novel architecture which improve the phase noise performance of frequency synthesizer. In clock generation and frequency synthesis, digital phase-locked loop (DPLL) has gained popularity in advanced CMOS process. For integer-N PLLs, a bang-bang PD (BBPD) is widely used due to its simplicity. However, BBPD-based DPLLs suffer from limit cycles and in-band phase noise that depends on digitally-controlled oscillator’s (DCO’s) phase and quantization noise. To overcome these issues, one can resort to a linear TDC. However, the TDC must have high resolution of sub-picosecond, which is beyond the intrinsic gate delay of modern CMOS process. To achieve sub-gate delay resolution, an oversampled TDC using a Gated-ring oscillator(GRO) or an Switched-ring oscillator(SRO) can be employed, which provides sub-gate resolution via first-order noise-shaping. However, using GRO or SRO-based TDC consumes significant amount of power on the order of milliwatts. In this paper, a low-noise hybrid-loop PLL is proposed which employs a 78uW oversampled TDC in the digital integral path and a sampled R-C filter in the analog path.
The proposed hybrid PLL was fabricated in a 65nm CMOS process and it occupies an active area of $0.2mm^{2}$. The Hybrid PLL output frequency is 3.648GHz using 50MHz refrence clock. The measeared in-band phase noise of the proposed Hybrid PLL is -109dBc/Hz at 200kHz offset and the out-band phase noise is -134.8dBc/Hz at 10MHz offset. The in-band phase noise can be lowered to -116dBc/Hz by extending PLL loop bandwidth. Integrated rms jitter from 1kHz to 40MHz is 291fsrms. The measured reference spur at 57MHz is -61.5dBc. There is additional spur of -72.6dBc at half the reference clock, which is due to the mismatch between the two T/Hs. The overall power consumption is 4.91mW from a 1V supply, when the output is 3.648GHz. The VCO consumes 4.23mW and the rest of the PLL consumes only 0.68mW. The measurements demonstrate the novelty of the proposed low-power GRO-TDC based hybrid loop architecture.
본 논문에서는 저잡음, 저전력 위상동기루프를 위한 GRO-TDC 기반의 혼합 위상동기루프를 제안하였다. 제안된 위상동기루프의 핵심 블럭은 저해상도 GRO-TDC이다. 일반적으로 저해상도 GRO-TDC를 사용할 경우에 루프필터에 의한 잡음 억제 효과가 미비하여 shaping된 양자화 잡음은 전체 시스템의 성능을 저하시키는 주요 원인이 된다. 하지만 제안된 구조에서는 혼합 위상동기루프의 특징을 적절히 활용하여, 저해상도 TDC로 인해 양자화 잡음이 크더라도 효율적으로 억제시킬 수 있었다.
비록 제안된 위상동기루프는 우수한 성능의 FoM을 달성하였지만, 한계점과 개선의 방향이 명확히 존재한다. 먼저, LC-VCO의 설계의 문제점을 파악하고 이를 개선하는 것이 최우선이며, 이로 인해 3-4dB의 FoM 성능 개선효과를 기대한다. 다음으로, Fractional-N 위상동기루프에 적용할 수 있는 방법에 대한 연구가 필요할 것이다.
본 논문은 일반적으로 널리 알려진 Type-2 위상동기루프의 잡음전달함수에 대해 새로운 접근을 하였다는 점에서 큰 의미가 있다. 기존의 아날로그/디지털 루프필터와는 달리 P-path와 I-path에 의한 잡음특성을 분리하여 생각하는 첫번째 시도였으며, 이를 최적화 할수 있는 구조를 제안했다는 점에서 의미가 있다.
