The successive approximation register (SAR) ADCs have been studied because of their power efficient architecture in medium resolution and speed. SAR ADC structure is power and area efficient but is not good at speed. Recently, 2b/cycle SAR ADC architectures have been studied with the aim of enhancing the conversion speed roughly twofold. However, with three SAR ADCs for a 2x speed increase, the 2b/cycle structure suffers from increased hardware overhead. To solve those errors and hardware overhead, design techniques are proposed. Separation of the reference-DAC and the signal-DAC in the proposed 2 b/cycle SAR ADC architecture reduces the number of DACs and saves area and power consumption. The proposed various design techniques such as nonbinary decision, non-latching dynamic register, switching-logic-free DAC control with split-capacitor DAC, and compact layout schemes enhance the ADC conversion speed substantially with excellent low-power performance. The prototype ADC has been implemented in a 45nm CMOS process and the chip operates under 1.1 V for 800 MS/s and 1.25 V for 1 GS/s operation. At the sampling rate of 800 MS/s and 1 GS/s, the chip achieves a peak SNDR of 41.2 dB and 41.8 dB with power consumption of 4.45 mW and 7.18 mW, respectively. The proposed 2b/cycle SAR ADC structure with a 1b/cycle mode change relieves the accuracy requirements of comparators and DACs from the conventional 2b/cycle SAR ADCs while enhancing the ENOB. The timing skew error is greatly reduced by sharing the timing generator for a two-channel interleaved ADC. The prototype design achieves an ENOB of 8.6b in a 9b design at 900 MS/s and a 1.2 V supply with 10.8 mW power consumption. The FOM at the Nyquist rate is 40 fJ/conversion-step. A multi-phase mode change technique with redundancies that disables low-accuracy designed hardware blocks respective to the decision state is proposed to improve power efficiency in multi-bit/cycle architectures, which has been employed to increase the conversion rate of a single channel in alleviating timing skew calibration burdens. The 4x TI 10b prototype design achieves an SNDR of 51.24dB at the Nyquist input, resulting in a FOM of 30.4fJ/conv.-step at 1.7 GS/s conversion rate and 1.2V supply with small area of 0.057mm2.
본 논문은 고속 저전력 디자인을 위한 Multi-bits per cycle SAR ADC에 대한 기술에 대해 서술하였다. 기존의 SAR ADC의 경우에는 저전력의 특성에도 불구하고 순환구조로 인하여 고속에 적합하지 않다. 이를 해결하기 위해 2b/cycle SAR ADC 구조가 제안되었으나 특유의 큰 샘플링 로드와 큰 스위칭 파워, 매칭 이슈 등의 이유로 설계가 어려웠다.
이를 해결하기 위해 기존의 단순한 3개의 SAR ADC 구조를 이용하여 2b/cycle 동작을 구현하였던 것에 비하여 SIG-DAC과 REF-DAC으로 역할을 나누고, Nonbinary 동작을 하는 구조를 제안함으로써 고속, 저전력을 안정적으로 이루어 낼 수 있었다. 다만 이러한 2b/cycle의 구조 개선으로는 기존의 해상도 제한인 44dB를 넘기 힘들었으며, 이를 개선하기 위하여 MSB에서는 2b/cycle 동작을 통하여 고속 동작을 하며, LSB에서는 1b/cycle 에러 보정 동작을 통해 해상도를 개선하는 2b-to-1b reconfiguration scheme을 제안하여 51dB 이상의 SNDR을 얻을 수 있었다. 마지막으로 이러한 Multi-bits per cycle SAR ADC 구조의 면적과 파워를 추가적으로 줄이기 위해서 MSB 부터 LSB까지 단계적으로 bits/cycle을 줄이며, 그에 맞게 추가적인 하드웨어들의 크기를 스케일링하는 Multi-step hardware retirement 기술을 제안하였다.
이러한 구조와 기법들을 통해 45nm CMOS 공정을 통해 기존에 대비하여 CMOS 공정에서 가장 빠른 속도의 단일 채널의 SAR ADC인 7b 1GS/s 7.2mW 80fJ/conv.step를 만들 수 있었으며, 기존 2b/cycle에 비하여 SNDR 8~10dB 수준을 개선시킨 9b 900MS/s 10.8mW 40fJ/conv.step ADC를 구현하였다. 마지막으로 기존대비 가장 좋은 FoM과 가장 적은 면적을 가지면서도 우수한 SNDR을 보여준 10b 1.7GS/s 15.4mW 30.4fJ/conv.step ADC를 제작하여 State-of-the-art 수준의 칩들을 구현할 수 있었다.
