Recently the error-correcting codes have become one integral part in nearly all the modern communication and storage systems as the retransmissions are costly or sometimes impossible. After Claude Shannon defined the theoretical maximum information rate given a particular channel, numerous error-correcting codes have developed to approach the channel capacity. Among various error-correction codes used to recover corrupted codewords, this dissertation is devoted to developing efficient VLSI architectures for modern linear block codes, especially focusing on the widely-used BCH code and the newly-discovered polar code.
Due to its superior error-correction performance and affordable hardware complexity, the Bose-Chaudhuri-Hocquenghem (BCH) code is one of the most widely used linear algebraic codes. The binary BCH code has been employed in diverse systems such as advanced solid-state storages and digital video broadcasting systems, as it can guarantee multiple erroneous-bit corrections. Most of the applications are continuously demanding ever higher decoding throughput as well as ever larger error-correction capability, and these requirements makes small-area and low-power structures become more important in BCH hardware. This dissertation proposes on-demand syndrome scheduling and common-sub expression sharing technique to alleviate the hardware complexity, and two-step approach to relax the power consumption. Moreover, architectural optimization to support multiple codes with a single hardware is developed. Using the mathematical properties, the proposed multimode structure selectively activates only a necessary part of the configurable error-correction circuitry.
Furthermore, the polar code is a new class of error-correcting codes that provably achieves the capacity of the underlying channels. Various theoretic aspects of the polar code including code construction and decoding algorithms have been investigated in the previous works, but VLSI hardware architectures for the polar code have rarely been discussed. As the polar code achieves the channel-achieving property asymptotically, it should be long enough to have a good error-correcting performance. Moreover, due to the inherent serial nature of the successive-cancellation (SC) decoding algorithm, the SC decoders suffer from a long latency leading to a poor throughput. This dissertation presents a new partially parallel encoder architecture effective in alleviating the hardware complexity and a syndrome-check decoding algorithm that can directly decode information bits without recursive computations.
The prototype designs based on the proposed algorithms are simulated and verified in 130 nm CMOS process. The experimental results show that the proposed optimizations contribute on the area-efficient low-power VLSI implementation which is highly superior to the state-of-the-arts in terms of hardware complexity, decoding throughput, and energy-efficiency.
오류 정정 기법이란 정보량의 손실이 발생하는 잡음 채널에서 유의미한 사용자 데이터에 추가적인 데이터를 덧붙여 채널에서 손실된 정보를 복구하는 기술이다. 고 신뢰성 채널의 확보는 끊임없는 사용자의 요구 사항이며, 물리적으로 구성된 채널 환경 하에서 각 시스템에 최적화된 오류 정정 회로 설계기술은 최신 통신 시스템에서 필수적이다. 본 학위 논문에서는 대표적인 최신 선형 블록 부호인 BCH 부호와 polar 부호를 위한 저면적 저전력의 하드웨어 설계 기법을 제안한다.
BCH 부호는 지정된 수만큼의 오류의 정정을 보장하는 특성으로 인하여 가장 널리 사용 되고 있는 선형 오류 정정 부호 중 하나이다. 최근 SSD를 포함한 저장 매체에서부터 디지털 비디오 방송에 이르는 다양한 적용 분야에서 더욱 높은 처리 능력과 강력한 오류 정정 능력을 요구하게 됨에 따라, BCH 하드웨어의 복잡도와 전력 소모량이 급격하게 증가하게 되었다. 본 논문에서는 BCH 부호의 특성을 이용하여 효율적으로 하드웨어 복잡도와 전력 소모량을 낮추는 새로운 구조를 제안하고 있다. 짝수 차 항의 신드롬을 on-demand 방식으로 생성하는 스케쥴링 기법과 Galois Field상에서 진행되는 연산과정 중 공통된 연산자를 공유하는 기법이 제안되었고, 반복적으로 오류의 위치를 찾는 연산 과정을 2 단계로 진행하여 오류 존재의 가능성이 없는 경우 두 번 째 단계의 연산을 회피하는 two-step 기법이 제안되었다.
추가적으로 채널 환경에 따라 여러 BCH부호의 오류 정정 능력을 지원해야 하는 시스템을 위하여 다중모드 BCH 부, 복호기를 새롭게 제안하였다. 지원하는 각 부호 마다 특성화된 회로를 독립적으로 구현하는 대신, 짧은 구성 부호의 모듈화된 조합으로 긴 부호를 위한 하드웨어를 구성하였다. 제안하는 다중모드 부, 복호기는 구성 부호의 선택적 활성화를 통해 적은 복잡도를 유지하며 여러 오류 정정 능력을 효율적으로 지원할 수 있다.
최근 제안된 polar 부호는 채널 용량에 접근하는 높은 오류 정정 성능과 간단한 구성 알고리즘, 부호화, 복호화 알고리즘들을 기반으로 각광받고 있는 선형 블록 부호 중 하나이다. 채널 용량에 접근하는 특성이 부호의 길이에 비례하여 나타나기 때문에 긴 부호에 대한 효율적인 처리와 복호화 과정에서 나타나는 추정치 사이의 종속성에 대한 해결이 시급하다. 본 논문에서는 긴 부호길이를 가지는 polar 부호를 위하여 하드웨어 복잡도를 낮추는 partially parallel 부호기 구조와 긴 지연시간을 완화시키는 syndrome check 복호기 구조가 새롭게 제안되었다.
제안된 VLSI 설계 기법들을 검증하기 위하여 다양한 프로토타입 디자인들이 130 nm 공정으로 실험 및 제작되었다. 제안하는 하드웨어 구조는 복잡도, 전력 소모량, 부/복호화 처리량, 지연시간 등 다양한 성능지표 면에서 기존의 연구들과 비교하였을 때 우수한 결과를 보인다. 따라서 부호의 수학적 특성에 기반을 둔 제안된 하드웨어는 최신 디지털 통신 시스템에서 고 신뢰성 채널 확보에 큰 기여를 할 것으로 기대된다.
