A boost power factor corrector (PFC) is essential in on-line power converters. For efficient electricity usage, it is increasingly required to achieve a high power quality: high power factor (PF) and low total harmonic distortion (THD). Although IEC 61000-3-2 specifies the regulation on PF and THD, it is required to achieve a much higher power quality in the industry. For example, a PF higher than 0.9 at 230Vrms input 20% load condition is an ultimate goal in the 200W TV application. Among many operation modes according to the shape of the inductor current, a boundary conduction mode (BCM) boost PFC is widely used in low-to-mid power applications, because of its low switching loss, simple control, and low cost. However, the power quality of a boost BCM PFC severely decreases as the input voltage increases and the output power decreases. Therefore, in the present situation, it is hard to achieve the industrial goal with a BCM boost PFC.
There are two main reasons for this phenomenon. The first one is negative charges and delayed switching period due to the valley switching. The average current of a BCM boost PFC becomes smaller than the ideal amount, due to the negative charges and delayed switching period. The second one is phase leading input current (PLIC) resulted from the input filter capacitor (IFC). A PFC has PLIC because the IFC is connected in parallel with the boost converter. Furthermore, because a BCM boost PFC has high ripple current of the boost inductor, the IFC should be large to reduce EMI noise and voltage stress on the bridge diodes, resulting in a large PLIC on the IFC. Therefore, a large phase difference between the input voltage and current leads to a poor PF and THD.
Generally, the additional on time methods can cancel out the effect of the delayed switching period and negative inductor current, because it allows the inductor current to be more built up. Also, because the additional on time methods prevent the switching frequency from increasing near the zero crossing of the AC input voltage, the commercial IC also adopted it. However, a detailed quantitative analysis for the exact additional on time has not been studied till now. Furthermore, the research on compensating the current on IFC in a BCM boost PFC has not been published yet.
Nowadays, the digital control of power converters comes into the spotlight, because of its flexible control, reduced components, and no aging problems. In order to beat the limitation of commercial ICs for a BCM boost PFC, several digital control methods based on time domain analysis have been proposed and verified in this dissertation. It is shown that the optimal additional on time should be related to not only the input voltage, but also the output power. According to the analysis, the explicit form of the optimal additional on time has been derived and verified. Also, the effect of the input filter capacitor, which the conventional control methods do not deal with, has been compensated. Therefore, the results from the proposed control methods greatly improved power factor and efficiency compared to any commercial IC.
Part 1. A Digitally Controlled Boundary Conduction Mode Boost Power Factor Corrector With Optimized Additional On Time
Near the zero-crossing of the input line voltage, an input current distortion and a low PF are caused by delayed switching period and negative input currents. As mentioned before, addi-tional on time method according to the input voltage is used to compensate the input current distortion. However, a detailed quantitative analysis for the exact additional on time has not been studied till now. In this part, the explicit form of the optimized additional on time has been obtained using a quantitative analysis and the advantage of the digital control. From a state trajectory and ‘net input charge’ analysis, it is shown that the optimized on time should be re-lated to not only the input voltage, but also the output power. Also, in order to improve the efficiency in a high input and light load condition, circulating currents are reduced in the inevitable dead angle with a gate turning off technique. By using digital control, the optimized additional on time and the gate turn off technique have been implemented with the $90-230V_{rms}$ input and 380V/200W output prototype.
Part 2. Minimizing Effect of Input Filter Capacitor in a Digital Boundary Con-duction Mode Power Factor Corrector Based on Time Domain Analysis
Although the average inductor current becomes sinusoidal with the additional on time technique, the power quality of a boost BCM PFC with constant on time decreases both as the input voltage increases and as the output power decreases. With the same input voltage, the power quality decreases as the output power decreases. Also, with the same output power, it decreases as the input voltage increases. The main cause of this tendency can be found from the PLIC phenomenon. Conventional PLIC compensation techniques have focused on a CCM boost PFC. In precedent studies, the causes of PLIC have been investigated by analyzing the current control loop and the input impedance of a boost PFC. However, in a BCM boost PFC, the current flowing through the input filter capacitor becomes a main cause due to its large ripple current. Despite that, there has not been any effort to compensate the current in the IFC in a BCM boost PFC. In this part, a new digital control method is proposed to compensate PLIC in a BCM boost PFC, by minimizing the effect of IFC. The proposed method uses only the derivative of the input voltage, without any additional component. Also, the proposed method improves the displacement factor, but does not affect the distortion factor, resulting in a high power quality in the entire input and output conditions. The derivation of the proposed method is presented based on time domain analysis, and the effectiveness of the proposed method is experimentally verified with a 60Hz 90？230Vrms input and 395V/0.5A output prototype.
In this dissertation, the optimized additional on time, the gate turning off technique, and the on time compensation for minimizing the IFC effect have been proposed and verified. The proposed techniques have improved the PF and efficiency of a BCM boost PFC. The final performance of the prototype has the PF higher than 0.9 at $230V_{rms}$ input and 20% load conditions, achieving the industrial goal.
부스트 역률 보상 회로는 모든 온라인 전력 변환회로에 필수적이다. 전력을 효율적으로 사용하기 위해, 입력 전류의 높은 역률과 낮은 고조파를 이루기 위한 노력은 날이 갈수록 더해지고 있다. 이에 상응하는 전원장치의 역률과 고조파에 대한 규제는 IEC61000-3-2에 명시되어 있으나, 이는 매우 여유 있는 규제 조건이며 실제 산업체에서는 더욱 높은 역률을 요구하고 있다. 예를 들어, 200W급 TV용 전원 장치의 경우 $230V_{rms}$ 입력전압 20% 부하 조건에서 0.9 이상의 역률을 얻는 것이 산업체에서의 목표이다. 부스트 역률 보상 회로의 동작 모드는 인덕터 전류의 모양에 따라 달라지는데, 임계 도통 모드 부스트 역률 보상 회로는 작은 스위칭 손실, 간단한 제어, 그리고 값싼 가격으로 인하여 저 용량 및 중 용량의 어플리케이션에 널리 사용된다. 그러나, 임계 도통 모드 부스트 역률 보상 회로의 전력 품질은 입력 전압이 증가하고 출력 전력이 감소할수록 크게 악화된다. 이에 따라, 상기 목표를 임계 도통 모드 부스트 역률 보상 회로로 만족시키는 데는 현재 어려움이 존재한다.
역률이 감소하는 현상에는 두 가지 주된 원인이 존재한다. 첫째는 밸리 스위칭으로 인한 음의 입력전하와 길어지는 스위칭 주기이다. 음의 입력전하와 길어진 스위칭 주기에 의해서 임계 도통 모드 부스트 역률 보상 회로의 평균 입력 전류는 이상적인 값보다 작아지는 현상이 발생한다. 이에 따라 입력 전압의 부호 변환점 근처에서는 입력 전류가 흐르지 못하게 되며 역률 및 고조파 특성을 악화시킨다. 다른 하나는 입력 필터 커패시터에 의한 진상 입력 전류이다. 입력 필터 커패시터는 부스트 컨버터와 병렬로 연결되어 진상 입력 전류를 야기한다. 그런데 임계 도통 모드 부스트 역률 보상 회로가 전류 리플이 크다는 단점을 지니고 있기 때문에 브릿지 다이오드의 전압 스트레스 및 노이즈 특성 만족을 위하여 입력 필터 커패시터를 크게 설계해야 한다. 이에 따라, 입력 필터 커패시터에 흐르는 진상 전류가 커지게 되고, 입력전압과 입력전류의 위상차를 야기하여 역률과 고조파에 악영향을 끼친다.
이러한 현상에도 불구하고, 임계 도통 모드 부스트 역률 보상 회로의 성능을 향상시키기 위한 기존의 연구는 매우 미흡한 상태이다. 밸리 스위칭으로 인한 평균 전류의 감소현상은 여러 방식의 추가 온 타임 기법으로 보상할 수 있다. 입력 전압이 낮을수록 추가 온 타임을 길게 설정하는 방식은 매우 간단하기 때문에 상용 IC에서도 많이 사용하고 있는 기법인데, 입력 및 출력 조건에 따른 정확한 추가 온 타임 기법에 대한 연구는 전무했다. 또한, 입력 필터 커패시터에 흐르는 전류에 의한 진상 입력 전류를 보상하고자 하는 연구는 전혀 진행되지 않았다.
최근 들어, 전력 변환 회로의 디지털 제어는 제어의 유연성, 소자 수의 절감, 그리고 에이징 문제가 적다는 점에 있어 크게 각광받고 있다. 본 논문에서는 기존의 임계 도통 모드 부스트 역률 보상 회로에서 기존 IC의 한계를 극복하기 위해, 시간 영역 분석에 기반한 몇 가지 디지털 제어 기법을 제안하고 검증하였다. 최적의 추가 온 타임은 입력 전압에만 연관된 것이 아니며, 출력 전력에도 영향을 받는다는 사실을 증명하고 검증하였다. 또한, 입력 필터 커패시터에 흐르는 진상 전류를 보상하는 제어 기법을 제안하고 적용하여, 기존의 어떤 IC에서보다 높은 역률과 효율을 가질 수 있도록 하였다.
Part 1. 최적의 추가 온 타임을 갖는 디지털 임계 도통 모드 부스트 역률 보상 회로
입력 라인 전압의 부호 변환 지점 근처에서는, 음의 입력전하와 길어진 스위칭 주기에 의해서 입력 전류의 왜곡이 생겨 역률이 낮아진다. 이러한 입력 전류의 왜곡을 보상하기 위하여, 추가 온 타임 기법이 널리 사용된다. 그러나, 정확한 정량적 해석에 의한 정확한 추가 온 타임에 대한 연구는 현재까지 이루어지지 않았다. 본 파트에서는 최적의 추가 온 타임의 정확한 값을 정량적 해석과 디지털 제어의 이점을 이용하여 유도하고 적용할 수 있었다. ‘총 입력 전하’ 분석과 상태 궤도 분석을 통하여, 최적의 온 타임은 입력 전압에만 관련된 것이 아니라 출력 전력에도 관계가 있음을 증명하였다. 또한, 높은 입력 전압 경 부하 조건에서의 효율을 향상시키기 위하여, 피할 수 없이 발생되는 사각에서의 스위치 턴 오프 기법을 적용하여 환류 전류를 줄일 수 있었다. 제안된 최적의 추가 온 타임 기법을 $90-230V+{rms}$ 입력, 380V/200W 출력의 프로토타입에 적용 및 검증했다.
Part 2. 시간 영역 분석에 기반한 디지털 제어에 의해 입력 필터 커패시터의 영향이 최소화된 임계 도통 모드 부스트 역률 보상 회로
추가 온 타임 기법에 의하여 평균 입력 전류가 완전한 정현파가 된다고 하더라도, 임계 도통 모드 역률 보상 회로의 전력 품질은 입력 전압이 높아지고 출력 전력이 줄어들수록 악화되게 된다. 이러한 현상의 주된 원인은 진상 입력 전류이다. 입력 전류의 위상 진상 현상을 해결하기 위한 기존의 보상 기법들은 연속 도통 모드 부스트 역률 보상 회로에 집중되었다. 이전의 연구 결과는 진상 입력 전류 현상을 부스트 역률 보상 회로의 전류 제어 루프와 입력 임피던스를 분석함으로써 연구되었다. 그러나, 임계 도통 모드 부스트 역률 보상 회로에서는 큰 입력 필터 커패시터에 흐르는 전류가 주된 원인이 된다. 이는 임계 도통 모드 부스트 역률 보상 회로의 전류 리플이 크기 때문이다. 그럼에도 불구하고, 임계 도통 모드 부스트 역률 보상 회로에서의 입력 전류 위상 진상 현상을 보상하고자 하는 연구는 전무했다. 본 파트에서는 이를 보상하기 위한 새로운 디지털 제어 기법이 제안되었다. 제안하는 기법은 입력 전압의 미분 값만을 이용하기 때문에 추가 소자를 전혀 사용하지 않는다. 또한, 제안하는 제어 기법은 입력 전류의 고조파 성분에 큰 영향을 미치지 않으며 위상 지상 효과를 보상하기 때문에 전 입력 및 출력 구간에서 높은 전력 품질을 갖는다. 제안하는 제어 방식은 시간 영역 분석에 의하여 유도되고, $90-230V_{rms}$ 입력, 395V/0.5A 출력의 프로토타입에 적용 및 검증되었다.
본 논문에서는 기존 임계 도통 모드 부스트 역률 보상 회로의 역률 및 효율을 개선하기 위하여 최적의 추가 온 타임, 스위치 턴 오프 기법, 그리고 입력 필터 캐패시터의 영향을 보상하는 온 타임 변경 기법에 대한 연구를 진행하였다. 제안된 제어 기법은 기존의 아날로그 IC에 비하여 역률과 효율을 더욱 향상시켰다. 최종 역률의 경우, $230V_{rms}$ 입력 및 20% 부하 조건에서 0.9 이상의 역률을 달성하여 산업체에서 목표로 하고 있는 역률을 만족시켰다.
