As networks have been developing in recent years, the data rate between computing devices (via wireline or wireless) has been increasing. For these communications, the demand for high-speed and moderate resolution analog-to-digital converter (ADC) has also been increasing. However, the modern CMOS process is not friendly to the analog and mixed signal circuits due to the drastic scale-down. Because of the low intrinsic gain of the modern CMOS process's transistor, it is hard to achieve a high-precision amplifier. On the other hand, the modern CMOS process has fast edge transitions due to low parasitic capacitance, leading to high-performance digital circuits. In order to cope with the barriers presented to analog circuits, the author claims that the time-domain signal processing is suitable analog design methodology for the modern CMOS process. The time-domain signal has digital-like waveform which takes advantage of the modern CMOS process. The author improves two types of ADCs using the time-domain signal processing: (1) an ADC using time-domain quantization and (2) an ADC using zero-crossing time information. By adopting time-domain signal processing, the ADCs can take advantage of the fast edge transition property of the modern technologies.
At high speeds, the ADC using the time-domain quantization has two challenges: (1) nonlinearity and large power consumption of the voltage-to-time converter and (2) small time-resolution, $T_LSB$, required for proper linearity. First, since the input signal is in the voltage-domain, there should be a domain converter prior to the time-domain quantizer. However, in order to create a linear conversion transfer function, the voltage-to-time converter (V2T) should use a power hungry ramp generator in conventional single-slope (SS) ADCs. Another problem is that $T_LSB$ becomes too small to resolve it as the sampling rate increases. This is because the fullscale of the time-domain signal, $T_FS$, is limited by the sampling period. For example, a single-slope architecture is one of the time-domain ADCs which have a ramp-generator as the V2T and a counter as the TDC. Unfortunately, its operating speed is substantially low due to the thermometric counting method. In order to achieve a 250MS/s, 9-bit ADC, the required quantization clock should be 128GHz to achieve $T_LSB$ of 7.8125psec.
In order to increase the speed without sacrificing the linearity and without high frequency clock, the author proposes a multiphase-counting single-slope ADC, which quantizes the input signal in a two-step subranging manner without high frequency quantization clocks or multiple ramps. To increase the operating speed, the proposed ADC employs a 16-way time-interleaving technique, which enlarges T_FS sixteen times. Its power consumption is minimized by sharing a multiphase clock generator and a counter with sub-channels. The author also proposes a method to remove offset errors between the counter sequence and multiphases as well as a method to correct false decision due to the metastability of latches. As a result, the prototype SS-ADC achieves 250MS/s, 9-bit with only 500MHz of the quantization clock. The individualized and simplified V2T reduces power consumption further while ensuring an enough linearity. A prototype 9-bit ADC implemented in 90nm CMOS achieves 245fJ/c.s. with a DNL/INL of 0.25/0.36LSB and SFDR of 55.3dB at 250MS/s while consuming 7.12mW.
In order to achieve a much higher sampling rate (>1GS/s), the author improves the ADC using zero-crossing time by applying the time-domain signal processing. Traditionally, a zero-crossing based circuit (ZCBC) is a promising technique for low-power, low-speed pipeline ADCs. Unfortunately, operating ZCBC ADC at speed near 1GS/s is quite challenging due to the delay of the zero-crossing detector (ZCD), which introduces nonlinear gain and offset errors. To alleviate the issue of nonlinearity, the author proposes a ZCBC pipeline ADC that employs a passive resistor as a current source. As its characteristic is inherently linear, the resistor-based ZCBC eliminates the input dependency of the inter-stage gain and offset errors, allowing simple calibration. Furthermore, a background offset calibration scheme is proposed to cope with a large offset that results from high-speed operation. A prototype ADC implemented in 65nm CMOS achieves an SNDR/SFDR of 47.26dB/62.64dB at 1GS/s while consuming 46.52mW from 1V supply.
From the results, it can be seen that the time-domain signal processing is well-suited analog design methodology for the modern scaled CMOS technology. Note that the representative characteristic of the modern CMOS process is hard to make high DC gain opamp. The time-domain ADC eliminates the opamps and calculates the signal in the time-domain, leading to performance improvements. Therefore, the time-domain analog signal processing should be investigated further in order to exploit the modern CMOS technology, to reduce the power consumption, and to increase the speeds.
최근, 네트워크가 크게 발전함에 따라, 각 컴퓨팅 디바이스들을 (유선 또는 무선을 통하여) 연결하는 통신의 data rate가 매우 증가하고 있다. 이러한 통신시스템을 위하여 고속 및 중간 해상도의 analog-to-digital converter (ADC)의 수요도 동시에 증가하고 있다. 그러나 현대의 초미세 CMOS 공정은 analog 및 혼성 신호 회로에 적합하지 않게 발전하고 있다. 현대의 CMOS 공정은 transistor의 intrinsic gain이 작아 높은 정밀도의 amplifier를 만들기 어려운 반면, 작은 parasitic capacitance에 의하여 빠른 edge transition 특성을 갖는다. 이는 저전력, 고속 digital 회로를 가능케 한다. 그러므로 저자는 digital 파형의 형태를 갖고 있어 digital의 장점을 유지하면서 analog 정보를 전달하는 “time-domain 신호”를 이용한 신호처리 기법이 현대 초미세 CMOS 공정에 더 적합한 analog 회로 설계 방법임을 제안하고, 이를 이용하여 두 가지 ADC의 성능을 크게 개선시켰다: (1) time-domain 양자화를 이용한 ADC, 및 (2) zero-crossing 시간 정보를 이용한 ADC.
Time-domain 양자화를 이용한 ADC는 고속에서 두 가지 문제점이 있다: (1) voltage-to-time converter (V2T)의 비선형성 과 큰 소비전력, (2) 매우 작은 기준 시간minimum resolution, T_LSB. 입력 신호는 voltage-domain에 있기 때문에, time-domain의 양자화 이전에 도메인 변환기가 있어야한다. 그러나 종래의 V2T는 높은 선형성의 transfer function을 생성하기 위하여 고 전력의 Ramp generator를 이용할 수밖에 없었다. 또한 time-domain 신호의 fullscale (T_FS)은 sampling 주기에 의해 제한되는 특성 때문에 고속에서 필요한 T_LSB가 너무 작아져 적절히 양자화하기 어렵다는 문제가 있다. 예를 들어, 250MS/s, 9-bit ADC를 달성하기 위한 T_LSB는 unit inverter delay보다 훨씬 작은 7.8125psec이다.
선형성의 손해 없이 동작속도를 증가시키기 위해, 저자는 high frequency 양자화 clock 또는 다수의 Ramp generator없이, multiphase counting을 이용한 two-step single-slope (SS) ADC를 제안한다. 카운터 값과 multiphase값 간의 misalignment에 의한 error와 flip-flop의 meta-stability에 의한 오동작을 보정하는 기법 또한 제안되었다. 제안된 ADC는 동작속도 증가시키기 위하여 16-way time-interleaving을 적용하였으며 이는 T_FS를 16배 증가시키는 효과를 가져왔다. Multiphase clock generator와 카운터를 sub-channel ADC들과 공유함으로써 전력소비 또한 최소화되었다. 그 결과, 500MHz의 양자화 clock만으로 제안된 SS-ADC는 250MS/s, 9-bit를 달성하였다. 제안된 ADC는 또한 하나의 고전력 V2T를 공유하는 방식이 아닌, 충분한 선형성을 갖지만 단순한 구조의 V2T를 각 channel에 각각 배치하여 전력 소비를 크게 감소시킬 수 있었다. Prototype이 250MS/s, 9-bit ADC는 90nm CMOS로 구현되었고, 이는 245fJ/c.s의 FoM을 달성하였다. 7.12mW를 소모하며, DNL/INL은 0.25/0.36LSB 그리고 SFDR은 55.3dB을 달성하였다.
더 높은 샘플링 속도 (>1GS/s)를 달성하기 위해, 저자는 또한 zero-crossing 시간 정보를 이용하는 ADC를 time-domain 신호처리 기술을 이용하여 성능을 크게 개선 시켰다. 전통적으로, zero-crossing based circuit (ZCBC)은 저전력, 저속 파이프 라인 ADC를 위한 유망한 기술이었다. 이는 기존의 voltage-domain ADC의 analog 신호처리부분을 time-domain신호처리 기술로 대체하는 기술이다. 그러나 1GS/s에 가까운 고속에서 ZCBC ADC는 zero-crossing detector (ZCD)의 delay는 비선형 gain error와 비선형 offset error를 발생시킨다. 비선형성을 해결하기 위해, 저자는 기존 ZCBC의 전류원을 수동저항을 구현한 ZCBC pipeline ADC를 제안한다. 이는 stage 간 gain과 offset error의 signal dependent한 특성을 제거하여 간단한 교정을 가능하게 하였다. 저자는 또한 background에서 동작하는 offset error correction방법을 제안하여 고속 동작에서 발생하는 큰 offset error에 대하여 효과적으로 대처하였다. 65nm CMOS로 구현된 시제품 ADC는 1V 전원전압에서 46.52mW을 소모하면서 1GS/s, 47.26dB/62.64dB의 SNDR/SFDR을 달성하였다.
상기 연구결과로부터, time-domain 신호처리를 이용한 analog 회로설계가 현대의 초미세 CMOS 공정에 적합한 설계 방법임을 확인 할 수 있다. 현대 CMOS 공정의 대표적 특성이 high DC gain opamp를 만들기 어렵다는 것인데, 바로 time-domain ADC가 opamp를 제거하고 그 역할을 time-domain 신호처리를 통하여 수행함으로서 성능을 개선시킨다. 그러므로 time-domain analog 신호처리는 현대 CMOS 기술을 더 잘 이용하기 위한, 전력을 더욱 줄이기 위한, 그리고 동작속도를 올리기 위한 핵심적인 기술이고, 더 많이 연구되어야 할 기술이다.
