A CMOS voltage reference circuit utilizing threshold voltage variation by ion implantation was designed based on SPICE II simulation considering temperature stability of the reference voltage.
The bias current level in the reference MOSFETs was adjusted such that the temperature coefficient of reference voltage is minimal in the analytic calculation. The optimal bias current level experimentally obtained was in very good agreement with the theoretical value.
When Vbs was about 2 volts, the temperature coefficient of ($V_{gse}-V_{gsd}$) was about 40 ppm/˚C. Until the diff. amp gain was increased from 20 to 200, the temperature coefficient of ($V_{gse}-V_{gsd}$) was decreased gradually. When the ratio $(W/L)_{E}/(W/L)_{D}$ was varied by 0.05, the temperature coefficient of ($V_{gse}-V_{gsd}$) was varied by 50 micro-volt/˚C.
본 논문에서는 enhancement 와 depletion PMOSFET의 threshold 전압의 온도계수가 거의 비슷한 것을 이용해서 두 threshold 전압차이를 reference 전압으로 갖는 voltage reference를 생각해 보았다.
먼저 enhancement 와 depletion PMOSFET의 threshold 전압 차이의 온도계수를 구함에 있어서 depletion implant profile 을 box로 근사시켜서 유도하였다. 그리고 두 MOSFET의 gate source 전압차 $V_{GSE}-V_{GSD}$의 온도계수를 최소화 하는 방법을 생각해 보았다.
그리고 전체 voltage reference회로를 SPICE simulation으로 설계했다. 또 test 소자를 제작하여 enhancement 와 depletion PMOSFET의 threshold 전압들과 그들의 차이의 온도계수를 측정했다. 그리고 $V_{GSE}-V_{GSD}$의 온도계수를 여러 bias 전류에서 측정해서 온도계수가 가장낮은 전류 level 을 찾아내었다. 그리고 전체 reference의 differential amp의 gain 이 $V_{GSE}-V_{GSD}$의 온도계수에 미치는 영향을 측정하였다. 또 MOSFET들의 W/L 비가 $V_{GSE}-V_{GSD}$의 온도계수에 미치는 영향을 측정하였다.
마지막으로 좋은 MOSFET threshold 전압차이를 이용한 voltage reference 설계 방법을 제시했다.
