A new architecture for fault-tolerant bit-sliced processor is presented in this thesis. This architecture enables us to detect more than one faulty slice in a bit-sliced processor array. For this new architecture, a slightly modified basic cell is presented for easy testing and reconfiguration. Methods of fault detection and fault location suitable for this architecture are also presented.
Using a ring-type shorting network for reconfiguration, minimization of propagation time delay among slices is achieved.
본 논문에서는 고장허용 비트 슬라이스 마이크로 프로세서를 위한 새로운 아키텍춰를 제안하였다. 이 아키텍춰는 종래의 제한된 방식으로 고장을 발견하는 것이 아니라 한꺼번에 여러개의 슬라이스가 고장이 나더라도 그 고장난 슬라이스를 쉽게 발견할 수가 있다. 이 새로운 아키텍춰를 위해서 테스트나 재조정(reconfiguration)이 쉽게 약간 수정 개량된 기본적인 슬라이스를 제시하였다. 또한 이러한 아키텍춰에 적당 하도록 고장 발견(fault detection)과 고장 지점 찾기(fault location)의 방법을 제시하였다.
재조정을 위해 고리(ring) 모양의 네트워크를 사용함으로써 슬라이스간의 지연 시간을 단축시키는 방법도 제시하였다.
