This thesis suggests an indispensible and basic tools for design automation of a digital system and its design verification. It translates description of the digital system expressed by the hardware description language into a computer executable codes like polish strings or Boolean equations, or logic diagrams. DDL, which is a more hardware oriented language among hardware description languages, is used to describe system components. Finally, this thesis produces a logic diagram which is a gap to be bridged in the design automation area.
하아드웨어가 발달함에 따라서 내부구성 소자들이 점점 복잡해지고 구성을 이해하기 어려워지므로, 이를 이해하기 편리하고 설계하기에 용이하도록 하기 위하여 hardware description language들이 개발되었다. 이 hardware description language를 이용하여 system 고유의 특성과 기능을 묘사하고, 이를 토대로 여러가지 방법을 통하여 최종적으로 logic diagram을 형성함으로써 사용자가 알기 쉽고 이해하기 편하게 할 뿐 아니라 이 diagram을 이용하여 설계 error의 유무를 검토하도록 하고 있다.
또한 이 diagram은 설계를 자동화 하는 데 있어서 여러가지 routine의 입력으로서 사용되는 필수 불가결한 조건이 되고 있다. 따라서, 본 논문은 설계의 자동화를 위하여 logic diagram이 추출되는 방법과 과정을 제시하였다.
