In this thesis, the computer simulation of the 9600 bps modem receiver has been done exclusively 9600 bps modem receiver consists of subsystems including demodulation filter, adaptive equalizer, carrier tracking loop and symbol timing loop.
The execution time required for demodulation is further reduced by using decimation filter. Adaptive decision feedback equalizer is the powerful algorithm for modem receiver, and the optimum stepsize and number of taps are obtained from simulation results.
The performance of the first-order carrier tracking loop is compared with second order loop when frequency offset exists, and optimum stepsize for minimizing phase error is obtained.
9600 bps modem과 같이 비교적 복잡한 system을 개발하기 위해서는 전체 system의 algorithm과 그 구조를 결정하고 computer simulation을 통해 그 동작을 예측하며 system의 동작에 필요한 optimum paramlter를 결정해야 한다.
따라서 본 논문에서는 9600 bps modem의 receiver system에 대한 algorithm 연구와 computer simulation 과정 및 그 결과에 대해서 기술하였다.
Demodulator에 sample rate로 동작하는 filter를 사용할 경우 filtering에 소요되는 execution time이 매우 길어지므로 decimation filter를 사용해서 이점을 해결하였다.
Equalizer는 ADFE 를 사용하였고 additive noise와 phase jitter가 존재할 때 simulation에 의해 optimum한 step size 와 tap수를 결정하였다.
Carrier tracking loop에서는 first order와 second order의 동작을 주파수 offset이 존재 할 경우 서로 비교 하였고 평형상태에서 phase arror을 최소화하는 optimum step size를 결정하였다.
Symbol timing loop에서는 symbol rate에 공진된 2 - pole IIR band pass filter의 optimum quality factor를 결정하고 DPLL을 사용했을 때에 그 동작이 향상됨을 보였다.
