In the past few years, graphene has received much attention for next generation nanoelectronics due to its outstanding electrical properties. Exceptional intrinsic mobility in graphene combined with the carrier density controllability enables high field effect mobility in graphene field effect transistors (FETs).
One significant challenge in realizing graphene nanoelectronics is to integrate graphene into electronic devices. At the early stage of graphene devices research, significant efforts were focused on investigating the charge carrier transport property, which is affected by the graphene quality, substrate materials, graphene-dielectric stacks, and fabrication process. Despite of these efforts, the device performance of graphene is still far from the ideal level that graphene promises. Recent reports on graphene devices claim that device integration often generates undesirable parasitic components. In particular, the performance degradation during fabrication process, and parasitic capacitances and resistances of the graphene FETs are the critical factor of degrading performance in graphene devices.
In this thesis, we study novel approaches for achieving optimal integration of graphene for high performance FETs. To prevent performance degradation of graphene during fabrication process, the chemical analysis is systematically demonstrated and thermal annealing to restore chemical damage on graphene is achieved. We identify the critical device structural parameters in both a long channel FETs and a scaled FETs through systematical studies about parasitic capacitances and resistances on FETs. Based on these research, process including self-aligned structure, non-polar dielectric, and restoring technique is newly adopted to fabricate scaled graphene FETs. A new method, quantitative analysis is also demonstrated and excellent RF performance is achieved. Additionally, we report the first graphene and complementary metal-oxide semiconductor (CMOS) hybrid-integrated circuit in a standard silicon technology, which can conquer the limitation on logic operation of graphene and take the advantages of graphene and CMOS for high performance circuit. We also demonstrate novel vertical FETs structure using a direct growth graphene as channel to realize logic application and three-dimensionally stacked array structure.
The results presented here represent optimal methods to integrate graphene into electronic devices, which is an important step to expedite successful realization of graphene electronics.
2004년 맨체스터 대학의 연구그룹이 탄소 원자 1층으로 이루어진 이차원 구조체의 그래핀을 발견한 이후 그래핀을 이용한 다양한 연구가 진행되어 왔다. 특히, 기존의 반도체 물질과 비교하여 월등하게 높은 전하 이동도를 지니고 있는 그래핀을 대면적으로 합성할 수 있는 기술이 개발 되면서 실질적인 그래핀 응용 소자에 대한 관심이 높아지게 되었다.
그래핀을 이용한 응용 분야로서 가장 각광 받고 있는 연구 분야는 그래핀 전계 효과 트랜지스터로서 값비싼 화합물 반도체를 채널 층으로 이용하는 기존의 초고주파 소자와 비교했을 때 성능 및 비용 면에서 상당한 장점을 지니고 있다고 할 수 있다. 그러나 이러한 그래핀 전계 효과 트랜지스터를 실질적으로 반도체 소자 산업에 이용하기 위해서는 그래핀이 본연의 우수한 물리적 특성을 소자의 특성에 최대한 반영시키기 위한 집적 기술이 필요하다. 본 논문에서는 소자의 구조 및 공정에 대한 개발을 통해 고성능 그래핀 소자 제작을 위한 최적화된 집적 기술을 개발하였다.
대면적의 그래핀의 성장이 화학적 증착 방법을 통하여 가능해짐에 따라 그래핀을 이용한 다양한 응용연구가 활성화 되고 또 상용화되고 있다. 하지만 화학적 증착을 통해 성장된 그래핀의 경우 성장을 위해 사용된 구리에서 기판으로 전사하는 과정이 필요한데, 이때 화학적 물리적 작용이 그래핀에 가해지고, 이로 인하여 특성 저하가 발생하게 된다.본 연구에서는 이를 분석하고 해결하기 위한 방법을 찾아보았다. 그래핀의 전사시 구리를 제거하는 과정에서 그래핀 표면에 O=C-OH 결합이 발생하게 되며 이로 인하여 그래핀의 전하이동도가 감소하고 비저항이 증가하는 결과를 초래한다. 하지만 전사된 그래핀이 350℃ 2시간의 열처리 과정을 거치게 되면 전기적 특성을 약 30% 증가시킬 수 있다. 또한 열처리 과정에서 Ar이나 H2 분위기에서 진행 할 경우 보다 높은 특성 향상을 확인할 수 있다. 이러한 공정과정을 활용하여 PMMA를 제거하는 과정에 적용함으로써 소자에 사용되는 그래핀의 전기적 특성을 향상시켜서 보다 높은 소자특성을 기대할 수 있게 되었다.
그래핀 트랜지스터는 실질적으로 전하가 이동하는 그래핀 외에 절연막과 전극, 그리고 기판으로 구성됨으로써 트랜지스터 내에 부가적인 캐패시턴스와 저항이 존재하게 된다. 부가적인 요소들은 결국 소자의 특성저하를 유발하는데 이를 완전히 제거하기란 불가능 하다. 본 연구에서는 소자의 구성요소들과 특성에 미치는 영향을 정량적으로 분석하여 소자의 구조가 제시되었을 때 정량적인 분석결과를 바탕으로 전기적 특성을 예측할 수 있는 도표를 제시하였다. 또한 이를 바탕으로 소자의 특성을 쉽게 극대화 할 수 있는 연구방향을 제시하였으며 그 결과 소자의 캐패시턴스를 최소화 하고 기생저항을 제거할 수 있는 구조와 공정방법을 개발하였다. 개발된 방법을 종합하여 제작된 그래핀 트랜지스터는 380 GHz의 주파수 특성을 달성하였으며 이는 현재 화학적 증착 방법을 통하여 제작된 그래핀에서 최고의 주파수 특성이라 할 수 있다.
또한 그래핀 트랜지스터는 물리적 특성에 의하여 로직 소자로의 활용이 제한되는데 이를 극복하기 위하여 CMOS와 융합된 회로를 최초로 구현하였다. CMOS로 구성된 회로와 그래핀 트랜지스터로 구성된 회로를 같은 기판위에 통합, 집적된 회로를 구현하고 그 연계동작 특성을 확인함을 써 CMOS와 그래핀이 각각의 장점만을 취할 수 있는 상호보완된 회로를 구성할 수 있다는 가능성을 확인하였다. 그리고 3차원 집적회로 구성을 염두에 두고 그래핀 독자적으로 로직 소자 동작을 가능케 하기 위하여 기존과는 다른 구조를 갖는 수직방향 그래핀 트랜지스터를 제작하였으며, 이에 대한 동작특성을 확보함으로써 3차원 집적과 그래핀을 활용한 로직 소자의 제작 가능성을 제시하였다.
본 연구에서 개발된 그래핀과 트랜지스터 구성요소의 정량적 분석, 이를 바탕으로 한 소자제작 기술과 CMOS와의 융합 집적기술은 그래핀 전자 소자의 상용화에 있어서 가장 큰 걸림돌이 되고 있는 그래핀 집적과 우수한 특성을 갖는 트랜지스터의 제작에 대한 새로운 해답을 제시 할 수 있을 것으로 기대되며, 향후 그래핀 기반의 다양한 전자소아에 응용될 수 있을 것으로 기대된다.
