Recent research efforts have shown that throughput？sensitive network packet processing can benefit greatly from parallel-programming accelerators such as Graphics Processing Units (GPUs). While GPUs have become commodity in data centers as well as in the consumer market, Intel Xeon Phi is starting its adoption mainly as an accelerator in high-performance computing (HPC) clusters. In this paper, we test the feasibility of Xeon Phi as a high-performance network packet processor. With its reported sequential memory bandwidth and teraFLOPS？scale instruction throughput, we find Xeon Phi to be a promising candidate for packet processing. When we compare its random memory access bandwidth, instruction throughput, and degree of parallelism, Intel Xeon Phi stands on par with existing architectures. In addition, Xeon Phi supoorts various programming models tailored to different architecture assumptions.
Through micro？benchmarks and static analysis, we evaluate OpenCL, OpenMP, and pthread for their packet processing performance, and choose pthread as our parallel programming model of choice. Finally, we implement a fully offloaded packet processor to show how much packet forwarding throughput we can extract from Xeon Phi.
We show that our current IPv4 router implementation forwards packets at close to maximum hard- ware data rate in maximum transmission unit (MTU) sized packets. Per？batch processing latency is comparable to recent GPU？assisted packet processing applications [1].
최근 고가의 전용 장비 대신 범용 서버와 하드웨어를 이용한 소프트웨어 패킷 처리 프레임워크에 대한 연구 가활발하게진행되고있다. 그가운데특히단위시간당처리량에민감한패킷처리애플리케이션의경우, 네트워크 패킷 처리의 독립성을 이용하여 GPU, NetFPGA와 같은 병렬 프로그래밍 장치를 활용, 연산을 가속함으로써 지연 시간을 어느 정도 희생하여 높은 처리량을 얻는 연구가 주목받고 있다.
인텔에서 2012년 출시한 제온 파이 보조프로세서는 최대 61개의 저주파수 인텔 아톰 코어와 GDDR5 메모리를 탑재한 PCIe 장치로서, 기존 범용 서버와 호환되는 프로그래밍 모델, 최신 제온 프로세서의 두 배 너비의 벡터 연산 지원으로 차세대 고성능(HPC) 컴퓨팅 플랫폼으로 주목받고 있으나, 클라우드와 데이터 센터에서 두루 보급되어 그래픽 가속 이외의 목적으로도 널리 활용되고 있는 그래픽 연산 장치(GPU)와 달리, 현재 주로 계산 집약도가 높은 과학적 컴퓨팅 어플리케이션 용으로 그 입지를 다져가고 있다.
한편, 네트워크 패킷 처리 어플리케이션은 일반 연산 집약적 어플리케이션과 달리 대부분 랜덤 메모리 액세스, 정수형 연산과 분기로만 이루어져 있으며, 특히 랜덤 메모리 액세스가 연산의 주요 병목으로 작용 하는 경향을 보인다. 우리는 마이크로 벤치마크를 통해 제온 파이가 정수 연산 처리량, 랜덤 메모리 액세스 성능 면에서 기존 아키텍처(CPU, GPU)와 유사하거나 더 높은 수준임을 보이고, 구현 단계에서 문제가 될 수 있는 설계 요소인 프로그래밍 모델 선택, 호스트？장치 간 데이터 전송, 장치 내 스레드 동기화 방법과 자원 할당 등을 결정하게 된 과정에 대해서 설명하며, 최종적으로 인텔의 공개 소스 프레임워크인 DPDK(Data Plane Development Kit)와 제온 파이의 로우 레벨 데이터 전송 및 동기화 라이브러리인 SCIF(Symmetric Communications Interface)를 사용하여 호스트에서 패킷 입력 후 제온 파이로 데이터를 넘겨 처리하여 다 시 호스트에서 받아 내보내는 패킷 처리 애플리케이션을 구현함으로써 40 Gbps IPv4 트래픽을 처리하는 성능을 측정, 분석한다.
