As the data size of images and videos keeps increasing and the consumption of such information in mobile devices including mobile phones and tablet PCs is increasing, requests for low-power and high-speed data converters have also increased. Traditionally, the most suitable ADC architecture for high-speed operation with low-to-medium resolution has been the flash type.
In Chapter 1, A 6 bit 4.1 GS/s flash ADC was fabricated using a 90 nm CMOS with a time-domain latch interpolation technique that reduces the number of front-end dynamic comparators by half. The reduced number of comparators lowers power consumption, load capacitance to the T/H circuit, and the overhead of comparator calibration. The measured peak INL and DNL after comparator calibration are 0.74 LSB and 0.49 LSB, respectively. The measured SNDR and SFDR are 31.2 dB and 38.3 dB, respectively, with a 2.02 GHz input at 4.1 GS/s operation while consuming 76 mW of total power. This ADC achieves a figure of merit of 0.625 pJ/conversion-step at 4.1 GS/s.
In Chapter 2, A 7bit 2GS/s flash ADC fabricated in a 65nm CMOS process is presented. The proposed cascaded latch interpolation technique achieves a 4x interpolation factor with only dynamic comparators. A background latching-time adjustment scheme utilizing a replica latch array ensures an interpolation capability that is robust to process, voltage and temperature variations. The measured peak INL and DNL of 0.64 LSB and 0.58 LSB, respectively, after comparator offset calibration proves successful interpolation operation. The measured SNDR and SFDR were 38.12 dB and 49.05 dB, respectively, with a 1.08GHz input at 2 GS/s operation while consuming 20.7 mW of total power. This ADC achieves a figure of merit of 157 fJ/conversion-step with a Nyquist input at 2 GS/s.
이미지 및 동영상 등의 정보의 용량이 계속해서 늘어나고 있고, 점차 휴대폰이나 테블릿 PC등의 모바일 기기에서 이러한 정보의 소비가 늘어남에 따라 저전력 고속 데이터변환기에 대한 요구도 계속해서 증가되고 있다. 전통적으로 저중해상도 고속 동작에 가장 적합한 ADC구조는 플래시 타입이다.
1장에서는 90nm CMOS공정을 이용한 6비트 4.1GS/s 플래시 ADC를 소개한다. 시간영역 래치 인터폴레이션 기법을 통해서 첫 번째 단의 비교기의 수를 반으로 줄였고, 줄어든 비교기의 수로 인하여 전력 및 T/H 회로의 로드 캐패시턴스, 비교기의 옵셋 보정회로의 복잡도를 낮출 수 있었다. 비교기의 옵셋 보정 후 측정된 INL과 DNL은 각각 0.74, 0.49LSB이다. 샘플링 주파수가 4.1GS/s이고, 입력주파수가 2.02GHz일 때의 측정된 SNDR, SFDR은 각각 31.2dB, 38.3dB이고, 그 때의 ADC 전체 전력소비는 76mW이다. 설계된 ADC는 4.1GS/s 샘플링주파수에서 0.625pJ/conversion-step의 figure of merit (FOM)을 달성했다.
2장에서는 65nm CMOS공정을 이용한 7비트 2GS/s 플래시 ADC를 소개한다. 제안한 두단 래치 인터폴레이션 기법을 통해서 동적 비교기만을 이용하여 인터폴레이션 factor 4를 달성하였다. 1장에 소개한 설계와는 다르게 ADC 래치 단의 replica-cell을 사용하여 ADC가 동작하는 동안에 두번 째단 래치 클록 transition 시간을 조절 함으로써 공정, 전압, 그리고 온도변화 (PVT variation)에 둔감한 설계를 하였다. 비교기의 옵셋 보정을 한 후의 측정된 INL, DNL은 각각 0.64, 0.58LSB로 제안한 두단 래치 인터폴레이션 기법이 성공적으로 동작함을 알 수 있다. 샘플링 주파수가 2GS/s이고, 입력주파수가 1.08GHz일 때의 측정된 SNDR, SFDR은 각각 38.12dB, 49.05dB이고, ADC 전체 전력 소비는 20.7mW이다. 설계된 ADC는 2GS/s 샘플링주파수에서 157fJ/conversion-step의 figure-of-merit을 달성 하였다.
