As automobiles have become an indispensable part of human life today, many studies are being actively conducted to make cars more convenient and intelligent for safety and traffic management, as well represented by the Intelligent Transport Systems (ITS). Among the required various technologies for ITS, wireless communications is one of the key enabling elements. Analog-to-digital converters (ADCs) are a key bulding blocks for such applications. This dissertation describes the pipelined ADC for WAVE(Wireless Access in Vehicular Environments) applications. A prototype 10-b 40-MS/s ADC that is suitable for WAVE applications is introduced. In order to satisfy the severe requirement of wide range operating temperature under the given constraints, the ADC was simplified by eliminating non-essential building blocks such as reference drivers, sample-and-hold amplifier (SHA) and level shifters. The proposed LDO supply-referencing technique removes the dedicated reference driver of the ADC. The proposed internal signal amplification method applied to maximize the LDO supply-referencing technique extends the effective signal range in both MDAC and flash ADC, as well as the error correction range. A new clock generation circuit for a SHA-less pipelined ADC removes the need for a higher frequency external clock. The prototype ADC was fabricated in a 180 nm CMOS process. The ADC core consumes 23.4mW at 3.3V/1.8V supplies. The measured worst DNL and INL were -0.52/+0.7LSB and -0.86/+0.9LSB, respectively, at a temperature of -40°C. The SNDR stayed above 55dB at the Nyquist condition at temperature range of -40 ？ 125°C, which is about a 0.5 ENOB drop from the room temperature result. Based on the evaluation results of the prototype single channel ADC, a dual channel ADC was also implemented to integrate in WAVE RF modem chip. For the more robust operation in the severe environment of vehicle, a dual-channel ADC core with power down and channel selection mode shares a band-gap reference (BGR) and current reference circuit. Also, the internal signal range amplification method extends the error correction range of the ADC, and the LDO supply-referencing technique reduces the circuit complexity by eliminating reference drivers. Through optimization of the prototype ADC, the power consumption of a single channel 10 b ADC was reduced by 8% while the performance was improved. A dual channel ADC achieves 59.3dB SNDR and 74.9dB SFDR at Nyquist input. Measured DNL/INL are -0.17/0.22LSB and ±0.25LSB, respectively. A dual ADC consumes 42.44mW at 3.3V/1.8V supplies. Despite the dual channel operation, the excellent SFDR implies the strong characteristic with respect to the adjacent channel interference. The measurement results prove the effectiveness of the proposed techniques with good performance for WAVE application.
오늘날 자동차가 인류의 삶에 있어서 필수적인 부분이 됨에 따라, 인간 생활에 조금 더 편리한 차량의 개발과 교통 안전및 효율적인 교통 통제를 위해 지능형 교통 시스템(ITS)의 연구가 전세계적으로 활발히 진행되고 있다. 지능형 교통 시스템에 대한 다향한 연구 중에서 무선 통신과 센서 시스템은 가장 핵심적인 기술에 해당한다. 아날로그-디지털 변환기(ADC)는 차량의 무선 통신 및 센서 시스템이 디지털 신호처리를 가능케 하는 핵심 회로이다. 본 학위 논문은 차량 환경에서의 무선 접속 시스템(WAVE) 응용을 위해 적합한 파이프라인 ADC의 연구에 관한 것이다. 차량용 전자회로는 신뢰성이 무엇보다 중요하기 때문에, 개발된 ADC는 최근의 저전력 소모 추세보다는 새롭게 제안한 몇 가지 회로기술을 바탕으로 신뢰성이 높은 ADC의 개발에 초점을 맞춰 진행하였다.
대부분의 SoC 칩들에 집적되는 아날로그 및 디지털 회로는 필수적으로 외부 전압의 변동에 대한 영향을 최소화하기 위해 LDO(Low-Drop Out circuit)가 사용되고, 기준 전압이 필요한 아날로그 회로는 별도의 기준전압 구동회로(reference driver)가 함께 집적된다. 이와 같은 구동회로는 칩의 면적 및 전력 소모를 증가시키는 요인이 된다. 본 논문에서는 LDO가 갖는 기본적인 구동 능력을 이용하여, 별도의 기준전압 구동회로의 제거를 통해 칩 면적과 전력소모를 감소시키고자 하였다. 또한, LDO의 출력 전압을 ADC의 전원 전압과 동시에 기준 전압으로 사용하는 LDO supply-referencing 기술을 제안함으로써, 회로의 overdrive 전압의 필요성으로 인해 야기되었던 기준 전압 범위 감소라는 기존 기술의 문제점을 제거하였다. 따라서, 전원 전압 전체 범위까지 기준전압 범위를 확장함으로써 ADC의 입력신호에 대한 제약사항을 제거 하였다.
또한, LDO supply-referencing 기술의 장점을 최대로 활용하고자 작은 입력 신호를 ADC 자체적으로 큰 입력신호를 처리하는것과 같은 효과를 얻기 위해 internal signal 증폭 기술이 제안되었다. 이 기술은 기존의 파이프라인 stage와 달리 입력 신호 범위 대비 큰 증폭된 잔류 전압을 출력하게 함으로써, 파이프라인 ADC의 에러 보정 범위를 확장하여 ADC가 에러에 더욱 강한 특성을 지니도록 함으로써, 차량 환경에서의 극심한 온도 변화에서 발생할 수 있는 에러를 효과적으로 보정할 수 있게 하였다. 부가적으로 제안된 기술은 이어지는 파이프라인 stage의 design requirement를 크게 완화 할 수 있는 장점도 갖게된다.
마지막으로, 기존의 SHA(Sample and Hold Amplifier)가 없는 파이프라인 ADC는 입력 신호를 샘플링하는 샘플링 클럭을 생성하기위해 ADC의 실제 동작 주파수 보다 두배 빠른 스피드를 갖는 클럭이 필수적으로 필요 하였고, 샘플링 클럭에 jitter가 누적되는 단점을 지니고 있었다. 이와 같은 문제점을 극복하기위해, DLL형태의 클럭 생성 회로를 제안함으로써, 두배 빠른 클럭에 대한 필요성을 제거함과 동시에 timing에 대한 문제를 회로 자체적으로 실시간 보정이 가능하도록 하여, 시스템의 부담을 줄일수 있도록 하였다. 또한, 깨끗한 샘플링 클럭 생성을 위해 하나의 gate만을 이용하여 시스템에서 가장 깨끗한 외부 클럭에 동기를 맞춰 샘플링 클럭을 생성함으로써 jitter가 누적되는 효과를 최소화 하여 jitter로 인한 ADC의 성능 저하 문제를 줄이고자 하였다.
이와 같은 회로 기술을 바탕으로 180nm CMOS 공정으로 제작된 단채널 10b 40-MS/s ADC는 23.4mW 전력을 소모하였고, ADC의 정적 특성을 표시하는 DNL 및 INL은 가장 낮은 온도인 -40°C에서 가장 열악한 특성을 나타내었으며, 각 각 -0.52/+0.7LSB, -0.86/+0.9LSB를 보였다. 동적 특성 역시 -40°C에서 가장 열악한 특성을 보였으나, SNDR이 55dB이상으로 상온(SNDR=58.4dB) 대비 0.5 ENOB의 성능 하락은 보였으나, 이 특성 또한 WAVE에 필요한 ADC 해상도를 충분히 만족시키는 수준의 양호한 성능임을 확인하였다. 이와 같은 단채널 ADC의 성능을 바탕으로 WAVE RF modem에 집적하기 위해 제작된 이중 채널 ADC가 설계되었다. 이중 채널 ADC는 완성도 높은 칩 구현을 위해 모든 기준 전원 발생회로를 on-chip화 하였고, 채널 선택 및 power-down 기능을 추가하였다. 이중 채널 ADC의 성능은 정적 특성의 경우 I-채널의 DNL/INL은 각 각 -0.17/0.22LSB, ±0.25LSB였고, Q-채널의 DNL/INL은 각 각 -0.13/0.24LSB, ±0.28LSB롤 채널간 차이가 없는 특성을 보였다. 동적 특성 또한 두 채널간 큰 차이가 없이 나이키스트 입력 주파수까지 SNDR 59.3dB, SFDR 74dB 이상의 우수한 특성을 보였다. 특히, 이중 채널 동작에도 불구하고 높은 SFDR 특성을 보이는 점은 설계된 이중 채널 ADC가 인접 채널간 간섭이 매우 적은 우수한 ADC임을 입증한 결과라 할 수 있다. 이중 채널 ADC는 42.44mW의 전력을 소모하였다. 단일 채널 및 이중 채널 ADC의 모든 측정 결과들은 제안된 회로기술이 WAVE 애플리케이션에 매우 적합한 방법임을 입증한다고 볼 수 있다.
