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Performance analysis of modified digital costas loop
서명 / 저자 Performance analysis of modified digital costas loop / Hae-Chang Jung.
저자명 Jung, Hae-Chang ; 정해창
발행사항 [서울 : 한국과학기술원, 1980].
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4000936

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MEE 8022

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초록정보

A new type of digital phase-locked loop(DPLL) that employs a phase error detector with linear characteristic is proposed and analyzed for the first-and second-order loops in the absence and presence of noise. By inserting the function $\tan^{-1}$(·) in the loop, the DPLL phase error detector characteristic becomes linear. Consequently, the system equation describing the behavior of the loop is also linear. In the absence of noise, the first-and second-order loops have been analyzed by plotting the phase planes. Also, the false lock and oscillation phenomena occurring under some initial conditions have been considered. In addition, the locking range for the DPLL to achieve exact locking independently of initial conditions is obtained in a closed form for the first- and second-order systems. These results are verified by computer simulation. In the presence of noise, the loop is analyzed by solving Chapmann-Kolmogorov(C-K) equation. The steady state probability density function(pdf) of the phase error has been obtained by solving the C-K equation numerically. The mean and variance of the phase error in the steady state have been obtained analytically, and are compared with the results obtained by computer simulation. Finally, the conditions that cycle slipping occurs have been derived for the first-and second-order loops mathematically. The probability of cycle slipping has been obtained by computer simulation for the first- and second-order loops.

본 논문에서 위상오차검출기의 특성이 선형인 새로운 형태의 DPLL 이 제안된다. 그리고 1차와 2차의 DPLL 이 해석되었다. DPLL 의 내부에 함수 $\tan^{-1}$(·) 을 도입하므로써 위상오차검출기가 선형의 특성을 갖게 되었다. 따라서 DPLL 의 동작은 선형 차분방정식에 의해서 해석될 수 있다. 잡음이 존재하지 않을 때 DPLL 은 Phase Plane Technique 에 의해서 해석되었다. 그리고 어떤 초기조건하에서 발생할 수 있는 False Lock 과 Oscillation 현상이 설명되었다. 또한 초기조건에 관계없이 항상 정확한 Locking 을 얻을 수 있는 Locking Range가 유도 되었다. 이러한 결과들은 컴퓨터 시뮬레이션에 의해서 입증되었다. 잡음이 존재할 때 DPLL 은 C-K 방정식으로부터 해석되었다. 정상상태에서의 위상오차의 확률밀도 함수가 C-K 방정식으로부터 수치적으로 구해졌다. 그리고 평균과 분산이 해석적으로 계산 되었다. 이 결과들은 컴퓨터 시뮬레이션 결과와 비교되었다. 마지막으로 Cycle Slipping이 발생하기 위한 조건이 유도되었다. 그리고 Cycle Slipping 확률곡선이 컴퓨터 시뮬레이션에 의해서 얻어졌다.

서지기타정보

서지기타정보
청구기호 {MEE 8022
형태사항 v, 97 p. : 삽도 ; 26 cm
언어 영어
일반주기 Includes appendix
저자명의 한글표기 : 정해창
지도교수의 영문표기 : Chong-Kwan Un
지도교수의 한글표기 : 은종관
학위논문 학위논문(석사) - 한국과학기술원 : 전기 및 전자공학과,
서지주기 Reference : p. 95-97
주제 위상 동기. --과학기술용어시소러스
위상 검출. --과학기술용어시소러스
Phase-locked loops.
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