This thesis is mainly concerned with two areas in the design verification of CMOS digital circuits. First, critical path verification involves identifying critical paths and estimating propagation delays along these paths. It automatically searches all possible paths without the need for test patterns. This static approach is particularly efficient and useful for large systems because simulations can be prohibitively long if an extremely large number of input stimulus need to be processed. Thus, it has been an essential tool in the design of digital integrated circuits. Second, even if the critical paths are known, designer still need an assistance to improve the circuit performance. Therefore, it is important to provide the information to the design of digital circuits by finding the optimum transistor sizes. In this dissertation, we present a new switch-level critical path verifier and optimizer called KCROP which determine the maximum operation speed of a system and provide resizing capability to re-design the chip without requiring many iterations between simulation and verification tools.
The signal flow through MOS transistors is determined by combining the designer's tag with a set of direction derivation rules, and the delays are evaluated on a stage-by-stage basis. We also investigate a novel methodology to report multiple paths, to be called a modified depth-first search with predictor because reporting only one critical path to the designer often fails to give user-informative path. Compared to the conventional method without predictor, it requires much less CPU time.
At the switch level, the transient behavior of a digital CMOS circuit is approximated by that of an RC network for evaluating delays. While the previous switch-level delay models are very efficient, they may not be accurate enough to calculate the longest paths in a design. This thesis employs a semi-analytic CMOS delay time model which takes into account the configuration ratio, input waveform slope and load condition. This model is derived from the optimally weighted switching peak current which is in turn derived from the Shichman-Hodges's DC equations. It can determine both the propagation delay and the slope of the output waveform. The delay equations are computationally effective, and the error is found to be typically within 10\% of the SPICE results.
In the automatic transistor sizing to optimize delay and chip area of CMOS digital circuits, conventionally either a mathematical method or a heuristic method is used. The mathematical method guarantees global optimality but requires large amounts of memory and computation time. On the other hand, the heuristic method is fast and requires less memory, but does not guarantee global optimality and is less accurate. In this thesis, we present a new method of transistor sizing, a sort of combination of the above two methods, in which the mathematical method is used for critical paths and the heuristic desizing method is used for noncritical paths. The distributed RC delay model is used in delay calculation, and the active transistor area is used in area calculation.
In order to reduce the overall problem dimension, a basic block called an extended stage is introduced which includes a basic stage, parallel transistors and complementary part. Optimization for multiple critical paths is formulated as a problem of area minimization subject to delay constraints and is solved by the augmented Lagrange multiplier method. The transistor sizes on non-critical paths are decreased successively without affecting the critical path delay times. The above method improves the delays of all paths simultaneously in less execution time, and is flexible because the number of paths in sizing and desizing steps can be arbitrarily selected.
A new CAD tool, referred to as KCROP, has been developed and tested on a number of example circuits. The experimental results have shown that a critical path verifier can run several orders of magnitude faster than SPICE, offering the reasonably accurate results and a performance optimizer was successfully applied to several circuits.
본 논문은 CMOS 디지틀 회로 설계검증의 두 분야에 관한 것이다. 첫번째로 임계경로 검증은 가장 지연시간이 큰 경로를 구하고, 그 경로를 따라 전달 지연시간을 계산하는 것으로 테스트 패턴에 대한 요구없이 모든 가능한 경로를 탐색한다. 시뮬레이션이 많은 입력 패턴이 처리되고자 할때 시간이 많이 걸리기때문에 이런 정적 접근 방식은 큰 시스템에 대해 효율적이고 유용하다. 두번째로 임계경로가 알려졌다 하더라도 설계자는 회로 성능을 개선시키기위해 도움을 요구하게 된다. 따라서 최적 트랜지스터 크기를 구함에 의해 디지틀 회로 설계시 정보를 제공하는 것이 중요하다. 본 논문에서는 시스템의 최대 동작속도를 계산해 주고, 시뮬레이션과 검증 툴사이의 많은 반복없이 칩을 설계하도록 트랜지스터 크기를 결정해주는 KCROP이라 불리우는 새로운 스위치 레벨의 임계경로 검증 및 최적화 툴을 제시한다.
MOS 트랜지스터를 통한 신호흐름은 설계자의 태그와 방향유도 법칙들의 조합에 의해 결정되며, 지연시간은 스테이지 단위로 계산된다. 또한, 설계자에게 하나의 임계경로만을 알리는 것이 유용한 정보를 제공하지 못할 수 있으므로 여러개의 임계경로를 레포트 할 수 있는 예측기를 가진 깊이 우선 탐색법을 제안한다. 예측기가 없는 기존의 방법과 비교하여 CPU 시간이 2배에서 27배까지 개선되었다.
스위치 레벨에서 디지틀 CMOS 회로의 지연시간을 계산하기 위한 과도 특성은 RC 회로의 특성으로 근사화 된다. 이전의 스위치 레벨 모델들은 매우 효율적이나, 설계의 가장 긴 경로를 계산하기에 충분히 정확하지 못했다. 본 논문에서는 트랜지스터의 크기, 입력파형과 부하조건을 고려한 반해석적 CMOS 지연모델을 개발하였다. 이 모델은 Shichman-Hodges DC 방정식으로부터 유도된 가중 스위칭 최고전류에서 유도되며, 전달 지연시간과 출력파형의 기울기를 모두 결정할 수 있다. 지연 모델은 계산적으로 효율적이며, SPICE와의 오차는 10\% 미만이다.
CMOS 디지틀 회로의 지연시간과 칩면적을 최적화하기위한 트랜지스터 크기결정에 있어서 과거에는 수학적 방법이나 휴리스틱 방법중 한가지가 사용되었다. 수학적 방법은 전체적 최적성은 보장되나 기억공간과 계산시간이 많이 소요되고, 휴리스틱방법은 빠르고 기억공간이 적게 요구되나 결과가 덜 정확하다. 본 논문에서는 기존의 두가지 방법을 결합한 새로운 접근방식을 취하였는데, 임계경로에 대하여는 수학적 방법을 사용하고 비임계경로들에 대하여는 휴리스틱 방법을 적용하는 것이다. 분산 RC 지연모델이 지연시간 계산에 사용되었고 트랜지스터의 면적이 칩 면적 계산에 이용되었다.
전반적인 문제의 차원을 줄이기위해 확장 스테이지라 불리우는 기본단위가 사용되었는데, 이것은 스테이지, 병렬 트랜지스터, 상보 부분을 포함한다. 임계경로에대한 최적화는 지연시간과 스케일 제약조건을 만족하면서 면적을 최소로 하는 문제화되어 확장 Lagrange 곱셈기법으로 풀려졌다. 비임계경로의 트랜지스터 크기는 임계경로 지연시간에 영향을 주지않을 때까지 감소되었다. 위의 방법은 적은 시간으로 모든 경로의 지연시간을 동시에 개선하며, 사이징과 디사이징 단계에서 경로수가 임의로 선택될 수 있기 때문에 융통성이 있다.
새로운 CAD 툴인 KCROP이 개발되었고, 여러개의 예제회로에 대해 테스트 되었다. 실험결과는 임계경로 검증기가 정확한 결과를 제공하면서 SPICE보다 수백 내지 수천배 빠르게 동작하며, 성능 최적기도 여러회로에 성공적으로 적용되었음을 보여주었다.
