The source and drain structures of MOS transistors suitable for high density CMOS IC's are proposed and their applications to CMOS chips are investigated experimentally and theoretically. The first part of the investigation is concerned with a new self-aligned MOSFET structure with polysilicon source and drain electrodes to increase the IC packing density. The proposed structure is capable of reducing the device size by about 50% over conventional MOSFET. In the second part of this thesis, a PtSi Schottky-Clamped CMOS (SCCMOS) technology which combines p-channel Schottky-clamped MOSFET's and n-channel conventional MOSFET's is devised to suppress the latchup problem in CMOS circuits. The SCCMOS structure with 6 ㎛ n+/n-well spacing and 12 ㎛ n-well/p+ spacing shows experimental holding voltages larger than 7 V and holding currents above 10mA. The modeling of the latchup phenomenon in SCCMOS structure using SPICE shows that a higher holding voltage is achieved when 1) the ideality factor of the Schottky diode is closer to unity, 2) the saturation current of Schottky diode is larger and 3) the width of the p+ emitter in the Schottky-clamped pnp transistor is narrower. Finally, another SCCMOS technology which clamps the source junction with $TiSi_2$ Schottky diode while employing conventioal drain junction is proposed. In this structure, the Schottky-clamping effect can be substantially increased due to the lower Schottky barrier height of 0.6 eV in $TiSi_2$/n-Si contact while the drain leakage current problem related to Schottky diode is completely eliminated. The fabricated SCCMOS where n+/n-well and n-well/p+ spacings are 5 ㎛ and 11 ㎛ respectively shows experimental holding voltages above 7 V and holding currents above 10 mA although the ideality factor has been measured to be 1.4 which is rather high.
집적도가 높은 CMOS IC에 적합한 MOS 트랜지스터의 소오스와 드레인 구조들을 제안하고, 실험 및 시뮬레이션 (simulation) 을 통하여 이를 CMOS 칩 (chip) 에 응용하는 연구를 수행하였다.
그 첫번째 연구는 IC 의 집적도를 크게 증가시킬 수 있도록 다결정 실리콘 (polysilicon) 소오스와 드레인 전극을 게이트 전극과자체 정렬시킨 self-aligned MOSFET 에 관한 것이다. 제안된 구조는 기존의 표준 MOSFET 에 비하여 소자크기를 50% 정도로 감소시킬수 있다. 두번째로, CMOS 회로에서 래치업 (latchup) 을 제거하기 위하여 p 채널 쇼트키 클램프 (Schottky-Clamped) MOSFET (SCMOSFET)과 기존의 n 채널 MOSFET 을 결합시킨 PtSi 쇼트키 클램프 CMOS (SCCMOS) 를 제안하였다. n+/n-well 간격이 6㎛ 이고 n-well/p+간격이 12㎛ 인 PtSi SCCMOS 구조에서 측정된 홀딩 (holding) 전압은 7 V 이상이고, 홀딩전류는 10 mA 이상이었다. 같은 간격을 갖는 표준 CMOS 구조에서의 이 값들은 각각 1.3 V 와 3 mA 이었다. SPICE 를 사용하여 SCCMOS 구조에서의 latchup 현상에 관한 모델링 (modeling) 을 수행하여 1) 쇼트키 다이오드의 ideality factor 는 1에 가깝게 하고, 2) 쇼트키 다이오드의 포화 (saturation)전류를 증가시키며 3) 쇼트키 클램프 pnp 트랜지스터의 p+ 에미터폭을 좁게하면 홀딩전압을 크게 증가시킬 수 있음을 밝혔다. 끝으로, 드레인 접합은 기존의 p-n 접합으로 구성하고, 전원 (power line) 이 직접연결된 소오스 접합만을 $TiSi_2$ 쇼트키 다이오드로 클램프시킨 다른 SCCMOS 기술을 제안하였다. 이 구조에서, $TiSi_2/n-Si$ 접촉의 장벽높이가 0.65 eV 로써 PtSi/n-Si 에비하여 크게 낮으므로 쇼트키 클램핑 효과는 매우 크게 증가하는 반면에, 쇼트키 다이오드와 관련되었던 드레인 접합의 누설전류 문제는 완전히 제거된다. 제작된 $TiSi_2$ SCCMOS 에서, n+/n-well 간격이 5㎛ 이고 n-well/p+ 간격이 11㎛ 인 경우에, 쇼트키 다이오드의 ideality factor 가 1.4 로 매우 큼에도 불구하고, 측정된 홀딩전압은 7 V 이상이고 홀딩전류는 10 mA 이상이었다.
