Recently, terabyte/s bandwidth computer performance is required to cope with IT trends such as big data, cloud computing, internet of things (IoT), visualization, and mobile. However, continuous growing gap between processor and memory performance is an important drawback to achieve terabyte/s bandwidth computer performance. Trying to lesson this disparity and realize the terabyte/s bandwidth computer perfor-mance, data rate per I/O of SDRAMs is getting increase every year. Because it is impossible to increase data rate per I/O of SDRAMs continuously, a novel solution is required for terabyte/s bandwidth needs. Terabyte/s bandwidth 2.5D/3D IC technology has become a potentially key solution. One of the important steps is to develop and fabricate fine pitch and high density micro bump in chip stacking technologies for terabyte/s bandwidth 2.5D/3D IC. However, there is several known difficulties about developing and making reliable and cost-effective fine pitch and high density micro bump due to the complex fabrication process. Moreover, Fine pitch and high density micro bump failure could occur during the complex fabrication process. Addi-tionally, the cost ratio of micro bump fabrication process is the second largest in the total cost ratio of tera-byte/s bandwidth 2.5D/3D IC fabrication process. For these reason, bump-less technology for terabyte/s bandwidth 2.5D/3D IC is strongly needed.
In this thesis, a bump-less high-speed TSV channel for terabyte/s bandwidth 2.5D/3D IC is proposed. Electrical characteristics of the target proposed channel are analyzed with the equivalent circuit model. With the results obtained by the analysis of electrical performance, the target proposed channel is optimized for eye-opening voltage maximization. The target proposed channel is successfully verified by eye-diagram sim-ulation. In addition, because the three types of the interposer, which are the silicon, organic, and glass inter-poser, have been widely employed for the terabyte/s bandwidth 2.5D IC, the target proposed channel is ap-plied to high-speed TSV silicon, organic, and glass interposer channel. The target proposed silicon channel shows worst electrical performance due to lossy silicon substrate and the target proposed organic and glass interposer channels shows similar electrical performance.
최근 들어 테라바이트 대역폭 컴퓨터 성능이 IT 추세를 다루기 위해 점점 필요하게 된다. 그러나 프로세서와 메모리 성능 사이의 차이가 계속적인 증가로 인해 테라바이트 대역폭 컴퓨터 성능을 달성하는데 어려워 지고 있다. 이러한 프로세서와 메모리 성능 사이의 차이를 줄이고 테라바이트 대역폭 컴퓨터 성능을 달성하기 위해서 메모리의 핀 당 데이터 레이트가 매년 증가 하고 있다. 그러나 계속해서 메모리의 핀 당 데이터 레이트가 증가 할 수 없으므로 새로운 해결책이 필요하다. 그래서 테라바이트 대역폭 2.5차원/3차원 집적회로가 잠재적으로 새로운 해결책으로 두각 되고 있다. 이러한 테라바이트 대역폭 2.5차원/3차원 집적회로를 만들고 제작하기 위한 첫 단계는 바로 미세피치 그리고 고밀도의 마이크로 범프를 개발하고 제조하는 것이다. 그러나 이러한 미세피치 그리고 고밀도의 마이크로 범프를 신뢰성이 있고 비용 효율이 좋게 제조하는데 있어 복잡한 제조 공정 때문에 상당히 어려움이 따른다. 더구나 마이크로 범프를 제조하는 동안 결함이 발생할 확률이 높아진다. 이러한 이유로 인해 테라바이트 대역폭 2.5차원/3차원 집적회로를 위한 범프 없는 기술이 강력하게 필요하게 된다.
본 석사 학위 논문에서는 테라바이트 대역폭 2.5차원/3차원 집적회로를 위한 범프 없는 고속 관통 실리콘 비아 채널을 제안한다. 제안한 채널의 전기적 특성을 등가회로를 이용해 분석한다. 제안한 채널의 전기적 특성을 분석한 결과를 가지고 최적화를 한다. 그리고 아이다이어그램 시뮬레이션을 통해 제안한 채널을 검증한다. 마지막으로 테라바이트 대역폭 2.5차원 집적회로를 위해 실리콘 인터포저 뿐만 아니라 오가닉 그리고 글라스 인터포저도 많이 사용 되어 지고 있기 때문에 제안한 채널을 실리콘, 오가닉 그리고 글라스 인터포저에 적용한다.
