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Probe head and card structures for high-speed wafer level testing of application processor (AP) with LPDDR interface = 엘피디디알 인터페이스를 갖는 어플리케이션 프로세서를 웨이퍼 레벨에서 고속으로 테스트하기 위한 프로브 헤드와 카드 구조
서명 / 저자 Probe head and card structures for high-speed wafer level testing of application processor (AP) with LPDDR interface = 엘피디디알 인터페이스를 갖는 어플리케이션 프로세서를 웨이퍼 레벨에서 고속으로 테스트하기 위한 프로브 헤드와 카드 구조 / Eunjung Lee.
저자명 Lee, Eunjung ; 이은정
발행사항 [대전 : 한국과학기술원, 2015].
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With the rapid miniaturization of integrate circuit (IC) chip, wafer-level IC testing has become an im-portant process in the semiconductor industry. The improvements of a vertical probe card allow the test to high speed and high-density devices with short probe length and fine pitch compared to conventional probe cards. Regardless these strength, test signal degradation in probe card has arisen with smaller pad sizes, multi parallel testing, and increased signal input/output frequencies. High-speed I/O frequencies have presented challenges due to signal degradation factors such as insertion loss, crosstalk, inter-symbol interference (ISI). Those factors limits the data rate of the probe card. Also, as a high-performance IC requires a larger number of input and output pads, the number of probe head also needs to be considrably increased. Decreasing pad size and pitch of semiconductor chips require the smaller probe head diameter and denser pin assignment. Those factors lead to crosstalk issue in probe head structure and input data is degraded by crosstalk noise of probe head. Una-voidably, these changes make the probe card design more complex and lead to the decrease of reliability in wafer testing. Therefore, the new probe head structures are necessary to reduce the crosstalk noise for testing the wafer-level ICs. In this research, we propose a new probe head structure to reduce crosstalk noise for wafer-level appli-cation processor (AP) test with LPDDR interface. The pogo pin type and cobra pin type for probe head are proposed, respectively. The proposed structures are analyzed in the frequency- and time-domains. It is de-signed with a 3D electromagnetic solver and the results are visualized through S-parameter curves eye-diagrams. For verification of proposed structures, the S-parameter and eye-diagram measurement is conducted on manufactured structures. Finally, the proposed structures are applied to full probe card channel with MLC board by simulation. Through analysis of simulation and measurement results, we verified that the proposed structures reduce the crosstalk noise in probe head.

시스템의 고속화, 고성능화가 요구되면서, 반도체 산업에서 테스트의 중요성은 점차 높아지고 있다. 웨이퍼 레벨 테스트는 공정이 끝난 웨이퍼 단계에서 칩의 동작 유무를 판단하기 위한 것으로, 칩이 패키징 되기 이전에 테스트 함으로써 테스트 비용과 시간을 절약할 수 있다. 기존의 반도체 테스트는 웨이퍼 레벨에서 낮은 주파수로 테스트를 한 후, 패키징 레벨에서 실제 동작 주파수로 테스트를 해왔다. 그러나 칩의 동작 주파수가 높아지면서, 웨이퍼 레벨에서 실제 동작 주파수로 테스트를 하는 것에 대한 관심도가 높아지고 있다. 하지만 현재 프로브 카드와 테스터 장비의 기술은 실제 동작 주파수로 테스트를 하는 데 어려움이 있다. 따라서, 본 논문에서는 고속 테스트를 위하여 메모리를 장착한 새로운 프로브 카드가 소개된다. 그러나 이러한 프로브 카드 구조에서도 개선되어야 할 문제점들이 남아 있다. 칩의 사이즈가 줄고 패드의 간격이 줄어들면서 프로브 헤드에서 누화 현상이 발생하게 된다. 이러한 현상들은 결국 테스트 신호를 저하 시키는 역할을 하게 되고 이를 극복할 수 있는 새로운 프로브 헤드와 프로브 카드 구조가 요구된다. 본 학위 논문에서는, 프로브 헤드의 누화 현상을 줄이면서 엘피디디알의 동작 주파수에서 웨이퍼 레벨 어플리케이션 프로세서를 테스트 하기 위한 구조를 제안하였다. 먼저, 시뮬레이션 레벨에서 제안된 구조들을 검증하고 분석하였으며 기존의 구조와 비교하여 누화 현상이 줄어들었음을 확인하였다. 또한 실제로 제작된 코브라 타입 프로브 헤드 구조를 측정을 통하여 검증하였다. 그리고 제안된 프로브 헤드 구조들을 전체 프로브 카드에 적용시켜 시뮬레이션 레벨에서 검증하였으며 이를 토대로 엘피디디알 인터페이스를 갖는 웨이퍼 레벨 어플리케이션 프로세서를 고속으로 테스트 할 수 있을 것으로 기대 한다.

서지기타정보

서지기타정보
청구기호 {MEE 15072
형태사항 vi, 41 p : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 이은정
지도교수의 영문표기 : Joung Ho Kim
지도교수의 한글표기 : 김정호
Including Appendix
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 References : p.
주제 Wafer-level Test
High-speed Test
Probe Card
Probe Head
Crosstalk
웨이퍼 레벨 테스트
고속 테스트
프로브카드
프로브해드
누화현상
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