In 2.5D/3D ICs, Optimal Power Distribution Network (PDN) design is crucial since PDN is a path where power current flows from a voltage regulator to the ICs. A poor PDN with high impedance can induce large sup-ply voltage fluctuations which cause signal/power integrity and EMI radiation issues. To avoid these problems, many decoupling capacitors are locate in the 3D-chip, interposer and package PDNs. Overuse of decoupling capacitors or splitting PDNs will increase the system cost and chances of fabrication failure. Therefore optimal PDN design is important. To design optimal PDN, efficient method to estimate impedance properties of 2.5D/3D PDN and proper target impedance which indicates how much and where decoupling capacitors should be locat-ed in the PDNs are necessary. Therefore in this research modeling method for 2.5D/3D PDN and proper target impedance are proposed.
Impedance property estimation of 2.5D/3D PDN is based on a segmentation method. In order to use segmentation method, 2.5D/3D PDN should be decomposed into 3D stacked chip PDN including op-chip PDN and P/G TSV, interposer PDN and package PDN. Each PDN is then again decomposed into repeating unit cells and then modeled into Z-parameter matrixes. By applying the segmentation method to the Z-parameter ma-trixes of unit PDNs modeled, impedance property of whole 2.5D/3D PDN can be estimated. Estimated imped-ance properties are verified with 3D-EM simulation and glass interposer PDN measurement.
Conventional target impedance of PDN is determined by the maximum value of the current from PDN to ICs. This will lead to overdesign of PDN which requires excessive amount of decoupling capacitors. Proposed target impedance considers the power current spectrum which provides flexibility when designing the PDN with-out affecting the performance of the system. Depending on the circuits in the PDN, current spectrums vary sig-nificantly. In this research, target impedances are defined for core PDN with and without power gating and I/O PDN.
Proposed modeling method and target impedance are applied to model and analyze the PDN in 2.5D Graphic module with High Bandwidth Memory (HBM) and glass interposer. With proposed modeling method, 2.5D PDN impedance property can be efficiently obtained during the optimization processes. After lowering the PDN impedance under the proposed target impedance, Simultaneous Switching Noise (SSN) in PDN is analyzed in the time-domain. PDN design based on proposed target impedance can successfully suppress SSN under the target specification. After the analysis, optimal PDN design procedures are summarized.
2.5차원/3차원 반도체에서 전력분배망은 전원 공급 단에서부터 회로까지 전류를 공급하는 중요한 경로이다. 최적화된 전력분배망을 설계하지 않을 경우 신호/전력 무결성 및 전자파 방사 문제가 발생해서 전체적인 시스템의 성능이 떨어지게 된다. 이러한 문제를 해결하기 위해서 3차원칩, 인터포저, 패키지 그리고 시스템 보드레벨에 수 많은 디커플링 커패시터가 배치된다. 디커플링 커패시터를 남용하거나 전력망을 나누게 될 경우 전체적인 시스템의 가격이 상승하게 되고 공정 과정에서 오류가 날 확률이 증가하게 된다. 따라서 필요한 부분에 얼마만큼의 디커플링 커패시터가 배치되어야 하는지를 알려주는 목표임피던스 역시 전력분배망 설계시 중요하다. 본 연구에서는 2.5차원/3차원 반도체에서 효과적으로 전력분배망의 임피던스를 구하는 모델링 방법과 적합한 목표 임피던스를 제시한다.
효과적으로 전력분배망의 임피던스를 예측하기 위해서 구조분할 방법을 이용한다. 구조분할 방법을 이용하기 위해서 2.5차원/3차원 전력분배망을 구성하는 3차원 칩, 인터포저, 패키지의 전력분배망을 각각 모델한다. 각각의 전력분배망은 또다시 반복되는 작은 크기의 단위 전력분배망으로 나뉘고 각 단위 전력분배망을 모델한 후 임피던스 행렬을 계산한다. 계산된 임피던스 행렬들에 구조분할 방법을 적용하면 전체 2.5차원/3차원 반도체의 임피던스를 효율적으로 구할 수 있다. 이런 식으로 예측된 결과는 시뮬레이션과 유리 인터포저 측정으로 정확성을 증명한다.
기존의 목표 임피던스는 전력분배망에서 회로로 공급되는 전류의 가장 큰 값을 이용한다. 이렇게 될 경우 목표 임피던스가 전 주파수 대역에서 매우 낮은 값을 갖게 되어 효과적인 전력분배망 설계가 힘들어 진다. 본 연구에서는 전류 스펙트럼에 기반한 목표 임피던스를 입출력회로의 전력분배망과 코어회로의 전력분배망 (전력 게이팅 효과 고려)에 대해서 제시한다.
마지막으로 제시된 모델링 방법과 목표 임피던스를 2.5차원 그래픽 모듈의 전력분배망 설계 및 분석에 적용한다. 제시된 모델링 방법을 이용한 결과 효과적으로 임피던스 분석이 가능했고 주파수 영역에서 2.5차원 그래픽 모듈의 전력분배망의 임피던스가 목표 임피던스보다 낮아지게 디커플링 커패시터를 배치한 결과 시간 영역에서 동시 스위칭 잡음이 기준치보다 낮아지는 것을 확인할 수 있었다. 이를 토대로 최적화된 전력분배망 설계 과정을 정리하면서 본 연구를 마무리 한다.
