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3차원 플래시 메모리를 위한 폴리실리콘 채널과 터널 산화막 간의 계면 연구 = Research on interface between channel Poly-Si and tunnel oxide for 3D flash memory
서명 / 저자 3차원 플래시 메모리를 위한 폴리실리콘 채널과 터널 산화막 간의 계면 연구 = Research on interface between channel Poly-Si and tunnel oxide for 3D flash memory / 김승윤.
저자명 김승윤 ; Kim, Seungyoon
발행사항 [대전 : 한국과학기술원, 2015].
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초록정보

This master’s thesis focuses on finding proper conditions for fabrication 3D NAND flash memory. Conventional charge trap type flash memory uses single crystal silicon as a channel material. As technology develops from 2D planar to 3D structure for acquiring better memory storage, fabrication process and channel material has been changed. Since the process starts from forming gate to channel, poly-Si has been chosen as a channel material for 3D flash memory. For channel poly-Si layer engineering, deposition thickness and solid phase crystallization (SPC) are critical to device performance. These two process parameter has an effect on grain size. Large grain induces high drive current. Therefore, large grain should be formed via optimizing poly-Si thickness and SPC temperature. Nine split samples were fabricated which were three different channel layer and three different SPC temperature. First, on-state current was measured according to channel thickness. As channel thickness increases, large grain is formed. Second, on-state current was measured according to three different SPC temperature 500°C, 600°C and 700°C. 500°C is not sufficient and 700°C is too high to form large grain. In 700°C SPC, much nucleation sites which are seed of grain are created. It indicates large grain cannot be formed since channel area is limited. Furthermore, interface state density was measured by charge pumping method. As a result, 600°C shows not only the largest grain size among three SPC temperature but also the lowest interface state density. Flash memory was fabricated in 600°C SPC condition. As channel thickness increases, program speed improves and degradation after endurance cycle is intensified. Since large grain increases interface roughness between channel and tunnel oxide, local electric field becomes higher when forming large grain.

본 석사 논문은 3차원 플래시 메모리의 공정 조건을 최적화하는데 초점을 맞추었다. 보편적인 차지 포획형 플래시 메모리는 단결정 실리콘을 채널 물질로 사용한다. 그러나 기술발전으로 메모리 용량을 증대시키기 위해 2차원에서 3차원 공정을 사용하면서 공정방법과 채널 물질이 바뀌었다. 공정순서가 게이트 형성부터 채널증착으로 이어지면서 불가피하게 다결정 실리콘이 채널 물질로 사용되게 되었다. 다결정 실리콘 엔지니어링의 일환으로 증착된 실리콘의 두께와 고체화 결정법이 소자의 성능에 큰 영향을 미친다. 이러한 두 공정변수는 결정크기에 영향을 미친다. 큰 결정은 높은 전류를 유도하므로 큰 결정 크기를 위하여 두 공정변수를 최적화 하는 것이 중요하다. 채널 두께와 결정화 온도에 따라 9개의 샘플이 제작되었고 먼저 포화 전류가 채널 두께에 따라 측정되었다. 채널 두께가 두꺼울수록 큰 결정크기로 인하여 높은 전류가 관찰되었다. 두번째로는 500°C, 600°C, 700°C의 결정화 온도에 따라 측정을 하였는데, 600°C 온도의 샘플에서 가장 큰 전류가 흘렀다. 이는 500°C는 결정이 커지기에는 작은 온도이고, 700°C는 결정핵의 수가 600°C에 비해 많아져 결정 크기가 작아 졌기 때문이다. 또한 결정화 온도에 따라 계면 결함 밀도를 측정하였을때 600°C에서 가장 적은 계면 결함 밀도가 측정되었다. 결정 크기 효과가 메모리에서는 어떠한 영향을 미치는 지를 알기위해 실험을 하였고, 위의 실험에서 600°C 결정화 온도가 가장 좋다는 것이 증명되어 600°C 결정화 조건이 이용되었다. 채널 두께가 두꺼워질수록 프로그램 속도가 빨라졌고, 프로그램/이레이즈 반복 후의 열화 정도 또한 빨라졌다. 이것은 결정 크기가 클수록 계면에서의 산화막 곡의 크기가 커지게 되는데 이에 따른 국부 전계 효과의 크기 또한 커지게 되기 때문이다.

서지기타정보

서지기타정보
청구기호 {MEE 15016
형태사항 VI, 50 p. : 삽도 ; 30 cm
언어 한국어
일반주기 저자명의 영문표기 : Seungyoon Kim
지도교수의 한글표기 : 조병진
지도교수의 영문표기 : Byung Jin Cho
부록 수록
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 : p.
주제 3차원
플래시 메모리
계면
결정크기
3D
flash memory
interface
grain
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