A new structure, called Substrate Fed Threshold Logic (SFTL), is proposed for the implementation of multivalued logic (MVL). SFTL has the same circuit diagram as Integrated Injection Logic ($I^2L$). In SFTL, as threshold current is supplied from the $p^+$-substrate to the top p-region through the windows in the $n^+$-buried layer, and quantized by the number of the injection windows in the buried layer, the error of the threshold level can be substantially reduced.
The feasibility of SFTL to MVL has been discussed theoretically and experimentally. The results show that four-valued threshold logic is possible with the proposed structure.
A specially designed SFTL process has been used to obtain high upward current gain and high packing density. In the process two self alignments have been achieved by using a single layer of nitride layer.
With the SFTL structure, normal binary logic operation has been confirmed by a 23-stage ring oscillator with a minimum delay time of 41ns. A binary full adder whose internal operation is performed by four-valued. Threshold logic has been fabricated and tested by interconnecting the pads of each cell externally. The delay times of the experimental circuits operating with 10 μA per injection window have been measured as 5 μs for the sum and 1 μs for the carry.
다치논리회로를 위한 새로운 구조인 Substrate Fed Threshold Logic(SFTL)을 제안하였다. SFTL 은 Integrated Injection Logic ($I^2L$)의 변형으로, 이 구조에서는 주입전류가 기판에서 함몰층(buried layer)의 주입창을 통하여 p-베이스 영역으로 주입되며, 주입전류의 크기는 주입창의 수에 의해 결정되므로 threshold 레벨의 오차가 많이 줄어든다.
SFTL의 다치논리회로에서의 가능성을 이론적 실험적으로 논의하였고, 4치 논리회로가 가능함을 보여주었다.
높은 상향전류이득과 높은 집적도를 얻기 위해 특별히 고안된 SFTL 공정이 개발되어 사용되었다. 이 공정에서는 한 층의 질화막을 이용하여 두번의 자기정합(self-alignment)을 이루었다.
이 구조로 23 - 단의 ring oscillator를 제작하여 보통의 이진논리회로의 동작을 확인하였고, 내부동작이 4치 threshold논리로 동작되는 이진 전가산기가 제작되었고 각 cell을 외부에서 서로 연결하여 전가산기의 동작을 확인하였다. 주입창당 10μA로 동작될때의 전가산기의 지연시간은 합이 5 μs 이고 carry는 1 μs이다.
