For the OEIC (Optoelectronic Integrated Circuit) the new receiver structure was proposed and fabricated which is consisted of the PIN photodiode and the VJFET (Vertical Junction Field Effect Transistor).
In the fabrication the highly Zn-doped p-type gate layer raises the autodoping phenomena in the atmospheric pressure MOCVD (Metalorganic Chemical Vapor Deposition). Thus the low doped n-type channel is disappeared in the second-step epitaxy. So that the carbon-doped p-type gate layer is used. In the second-step epitaxy the growth is selective using the silicon dioxide mask. In this case the growth thickness profile is very complex. But the grown volume has simple relation to the mask area for given mask material kinds. Thus it is modeled by simple method and gives accurate result when the mask size is what we use about 100㎛ which is the order of the maximum migration length of growing source on the wafer in MOCVD. The growth volume increase on GaAs surface is measured as 0.4 times the area of the silicon dioxide mask times the epi-thickness without mask.
Also the fine gate pattern for the better operation the RIE (Reactive Ion Etching) of GaAs is used but this gives the damages to the etched surface and degraded the device characteristics.
Also for the design of OEIC the optimum parameter ranges are discussed for the optical and the electrical devices. To maximize the photodiode operation the VJFET should operate in SIT mode so that the receiver operation should be maximized. But the model of VJFET in SIT mode of the proposed structure which includes the drain-to-gate region as well as the source-to-gate region was not reported until now so that the analysis and analytic model for the SIT was needed. The results are shown compared with the results of the PISCES2B 2-dimensional device simulator. According to the comparison with the 2-dimensional device simulator, it is thought that the model shows good description of SIT.
광전집적 회로(OEIC)는 1970년대 초부터 주로 통신시스템의 데이타를 고속 전송하기 위해 연구되기 시작하여 오늘날 1 Gb/sec 미만의 광파이버 통신에 널리 사용되고 있다. 그러나 아직까지 hybrid 기술에 의한 것이 대부분이다. 보다 고속 전송을 위해서는 monoithic 기술로의 발전을 도모하고 있으며, 이는 근거리 통신망(LAN)이나 고속 신호처리기(signal processor) 등의 큰 시장 및 응용 범위를 가지고 있다.
Monolithic 광전집적회로 제작 방법 중 소자간 정합 (matching)이 쉬운 수직형 구조의 장점을 이용하는 PIN-VJFET 수신단 광전집적회로의 새로운 구조를 제안하였다.
이것의 제작에 있어서 Zn 를 p-도핑한 게이트를 사용했을 때 autodoping에 의하여 저농도의 n-형 channel의 에피가 p-형으로 바뀌어 전류가 흐르지 못하는 현상을 발견하였으며, 이 때문에 V/III($AsH_3$/TMGa) 비율을 조절하여 외부 dopant 없이 탄소를 도핑하여 p-형 GaAs를 얻어 autodoping 문제를 해결하였다. 이 때의 hole 농도는 약 $3\times10^{18}$/$cm^3$ 미만이었다.
두번의 에피택시 상에서 요구되는 선택적 유기금속화학증착법의 성장 두께를 모델링하여 선택적 성장시의 mask의 모양 및 크기에 따른 성장 두께를 계산을 통하여 예측 할 수 있게 되었다. 그리고, 집적회로의 동작의 최적화와 수직형 접합 전계효과 트랜지스터의 해석을 하여 소자 제작에 필요한 tool을 제시하였다.
제작된 PIN-VJFET는 트랜지스터의 특성이 좋지 않아 집적회로의 동작은 보이지 못했으나 개별적인 소자의 특성은 볼 수 있었으며, 제안된 해석적 모델을 통하여 트랜지스터의 성능향상을 위한 optimization을 할 수 있을 것으로 기대된다. VJFET의 특성이 좋지 못한 것은 2차의 에피성장을 할 때 발생되는 계면의 문제와 RIE(Reactive Ion Etching)에 의한 GaAs 식각시의 식각표면의 손상에 의한 문제로 야기되는 것으로 판단된다. 이것을 제거하는 공정의 개발이 본 수직형 광전집적회로의 개발에 필수적이라고 하겠다.
