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BICMOS 버퍼의 지연시간 모델링 및 scale-down 효과 분석 = Delay-time modeling and scale-down effects of BICMOS buffers
서명 / 저자 BICMOS 버퍼의 지연시간 모델링 및 scale-down 효과 분석 = Delay-time modeling and scale-down effects of BICMOS buffers / 이희덕.
발행사항 [대전 : 한국과학기술원, 1992].
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MEE 92056

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초록정보

A model for BICMOS buffer switching operation is presented, including the influence of bipolar base transit time and collector-base capacitances. A closed-form solution for the propagation delay-time is obtained assuming low level injection and channel velocity limitation. For the high level injection case, the delay times are numerically obtained. These results are compared with those by HSPICE simulation, which shows good agreement. It is noted that the collector-base capacitance strongly affects the delay-time. The scale-down effects are also investigated based on proposed model. The effects of supply voltage scale-down, only horizontal scale-down and both of horizontal and vertical scale-down are investigated individually. The results show that if we want to maintain or even improve the performance of BICMOS buffer in spite of scale-down, we should scale-down the vertical part to cancel the degradation by the supply voltage and horizontal scale-down.

서지기타정보

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청구기호 {MEE 92056
형태사항 [ii], 80 p. : 삽도 ; 26 cm
언어 한국어
일반주기 부록 : 1. - 2, Scaling 효과 유도. - 3, BICMOS gate array 설계
저자명의 영문표기 : Hi-Deok Lee
지도교수의 한글표기 : 한철희
지도교수의 영문표기 : Chul-Hi Han
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 : p. 49-50
주제 Bipolar transistors.
Line drivers (Integrated circuits)
Delay lines.
CMOS. --과학기술용어시소러스
쌍극성 트랜지스터. --과학기술용어시소러스
버퍼 방식. --과학기술용어시소러스
지연 회로. --과학기술용어시소러스
Metal oxide semiconductors, complementary.
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