Solutions to several major problems in ZMR such as agglomeration of polysilicon, slips and local substrate melting in recrystallization process are described. Experiments are performed with varying polysilicon thickness and capping oxide thickness.
In order to introduce nitrogen at the capping layer-to-polysilicon and polysilicon-to-buried layer, the SOI sample is annealed before recrystallization process. The agglomeration of polysilicon is eliminated when the SOI sample is annealed at 1100℃ in $NH_3$ ambient for three hours.
In order to prevent slips and local substrate melting the back surface of silicon substrate is sandblasted. As a result, the slips and substrate melting are removed when the roughness of back surface is about 20㎛.
The subboundary spacing increases with increasing polysilicon thickness and the uniformity of recrystallized SOI film thickness improves with increasing capping oxide thickness, thereby the quality of recrystalized SOI film is improved. When the polysilicon thickness is about 1.0㎛ and the capping oxide thickness is 2.5㎛, the thickness variation of recrystallized SOI film is about ±20nm.
SOI n-channel MOSFETs are fabricated to investigate the quality of the recrystallized SOI film. As a result, the recrystallized SOI film is shown to be good enough to fabricate devices.
An analytical threshold voltage and subthreshold models of a long channel SOI MOSFET are proposed. The threshold voltage is defined as the gate voltage at which the second derivative of the inversion charge with respect to the gate voltage is maximum. Therefore the model is self-consistent with the measurement scheme. Numerical simulations show good agreement with the analytical model for wide variations of parameters such as film doping concentration, front gate oxide thickness and front and back interface charge density, and the error is less than 3%.
텅스텐 할로겐 램프를 열원으로 사용하는 ZMR에 관한 연구를 수행하였다. 본 실험에서는 폴리실리콘의 agglomeration, 실리콘 기판의 국부적인 melting 현상으로 인한 SOI 구조의 국부적인 파괴, slip과 재결정화된 SOI 박막의 두께 uniformity에 관하여 연구하였다. 재결정화될 시료에 있어서 capping과 buried 층이 산화막으로만 구성되어 있을때, ZMR 실험도중 폴리실리콘의 agglomeration이 자주 발생한다. 이같은 현상은 capping과 폴리실리콘 그리고 폴리실리콘과 buried 층의 계면에 nitrogen을 주입시켜 줌으로서 방지할 수 있다. 본 실험에서는 nitrogen을 계면에 주입하기 위해 SOI 시료를 1100℃, 암모니아 분위기에서 약 3시간 동안 annealing 하였다. 암모니아 분위기에서 annealing되었을 경우에는 재결정화 도중 폴리실리콘의 agglomeration은 발생하지 않았다.
실리콘 기판의 뒷면이 chemically etch된 경우 ZMR 실험도중 국부적인 실리콘 기판의 melting 현상이 일어나며, 이로 인해 SOI 구조의 국부적인 파괴가 발생한다. 그러나 실리콘 기판의 국부적인 melting 현상은 실리콘 기판의 뒷면에 많은 결함을 줌으로서 방지할 수 있었다. 또한 재결정화 도중에 열응력으로 인하여 발생하는 slip도 실리콘 뒷면에 결함을 줌으로서 막을 수 있었다.
재결정화된 박막에 존재하는 subboundary의 간격은 일반적으로 재결정화될 폴리실리콘의 두께가 증가함으로서 넓어진다. 재결정화될 폴리실리콘의 두께가 1㎛이고, 위 램프의 이동속도가 0.25mm/sec일때 subboundarey의 간격은 약 70-120㎛ 였다. 재결정화 도중에 폴리실리콘이 녹았다가 재결정화되는 과정에서 약 10%의 부피가 변화하는데, 만약 capping 층의 mechanical strength가 충분히 크지 않으면 재결정화된 박막의 두께의 변화는 증가하게 된다. 본 실험의 결과로는 폴리실리콘의 두께가 1㎛이고 capping oxide의 두께가 2.5㎛ 일때 재결정화된 박막의 두께 변화는 약 ± 0.02㎛로 균일한 박막을 얻을 수 있었다.
재결정된 박막의 결정성은 etch-pit pattern을 이용하여 확인한 결과 (100) 이였다. 그리고 Raman spectroscopy를 이용하여 재결정화된 박막의 stress를 조사한 결과, 재결정화된 박막은 $0.7×10^9$ dyn/㎠의 tensile stress를 받고 있었다. 이 tensile stress는 전자의 이동도를 약 4% 정도 증가시키며, 정공의 이동도는 약 0.4% 감소시킬 것이다. 그러므로 재결정화된 박막의 stress는 무시할 수 있을것이다.
재결정화된 박막의 전기적 특성을 알아보기 위해 SOI n-channel MOSFET이 제작되었다. 제작된 n-channel MOSFET에서 전자의 이동도는 590㎠/V-sec 이였고, 문턱전압은 약 -0.15volt였다. 그리고 드레인 전압이 5volt 일때 누설전류는 0.1pA/㎛ 였다.
Fully deplete된 n-channel SOI MOSFET의 subthreshold 모델과 문턱전압의 모델을 제안하였다. 제안된 모델은 SOI 박막의 두께, channel의 농도, 게이트 산화막의 두께, 실리콘과 산화막 계면의 fixed charge density의 변화에 대해서 2차원 시뮬레이션과 비교한 결과 잘 일치함을 알 수 있었다.
