An algorithm for automatic and heuristic sizing for CMOS combinational circuits is proposed. The three design objectives - area, delay, and product of the area and delay with weight - are formulated. By selecting the objective, designer can adjust the performance of a circuit without simulation.
Area and fanout load capacitance are estimated accurately using a template layout for basic logic gates.
A semi-empirical delay model for an inverter considering the actual slope of input waveforms, a load capacitance, and channel width of transistor is presented and gives an accurate delay value. Gate-based optimization is adopted here to reduce the size of problem space for optimizer, to the number of gates instead of the number of transistors.
The sizing problem in general logic can be handled as inverter case by normalizing the effective width of transistor in general logic to width in inverter. The selection strategy for design variables is to give an equal opportunity to each gate to be optimized. The amount of size modification per each gate is determined by mathematical optimizer depending of the improvement for a design objective function. Therefore, the entire circuit is optimized at the same time and a global solution in the circuit is sought.
The mathematical optimization method by Rosenbrock is modified and characterized for our problem. The optimizer seeks an optimal solution of a design objective function while varying the size of design variables.
The algorithm for automatic sizing is implemented in Optsizer program. By running Optsizer on four stage optimization problem, we have a good solution such that both area and delay value are improved comparing to the result by Mead and Conway. When several stages of inverter is optimized, a lifting phenomena of size at earlier stages is occurred. The sizing result using the lifting phenomena gives a better solution rather than using the tapering factor of logarithm, e.
본 논문에서는 CMOS 조합회로에 대한 자동적이고 휴리스틱하게 크기결정 (사이징)을 할수 있는 알고리즘에 대하여 다루고 있다. 회로의 성능을 최적화 하기 위한 설계자의 설계 행동이 비선형 최적화로 공식화 될수 있음을 보이고 지연함수, 실리콘 면적, 지연함수 및 면적의 곱등에 관한 3가지 설계 목적 함수을 공식화 하였다. 지연함수와 면적의 곱에 대한 목적함수에는 지연함수에 지수 비중 (power weight)을 첨가하여 두가지 함수사이의 tradeoff를 조절할수 있게 한다.
성능 최적화의 중요한 요소인 지연시간을 정확히 추정하기 위하여 먼저 한개 인버어터에 대한 지연시간식을 semi-empirical한 방법으로 유도하였다. 인버어터에 대한 지연시간은 스윗칭 시간과 관성시간으로 나누어지고 각 시간은 또 상승시간 및 하강시간으로 이루어진다. 이 4가지 지연시간의 행동은 SPICE 시뮬레이션을 통하여 부하용량, 채널폭 및 입력파형의 기울기의 함수인 것을 보이고 이 3가지 매개변수에 대한 2차원 다항 근접식으로 유도하고 각각의 계수를 구한다. 유도된 식에 의한 지연시간 값은 SPICE 결과와 비교하여 2-3%의 오차 범위 내로 잘 일치하고 있다.
Gate-based 사이징을 시도하여 최적화 되어질 독립변수의 갯수를 줄였다. 일반 게이트에 대한 사이징 문제는 그 게이트를 구성하게 될 트랜지스터의 effective 채널 폭을 사용하므로써 인버어터 지연시간을 적용할 수 있게 하였다. 설계 변수에 대한 선택전략은 모든 회로의 요소들에 대한 위상학적 순서를 구한뒤, 최적화 되어질 게이트에 이 순서에 따라 동일한 기회를 부여하는 것이다. 각 게이트당 크기 변경의 양과 방향은 그 변경이 목적함수를 개선시키는 정도에 따라 수학적인 최적기가 결정하게 한다. 따라서 전회로의 요소가 동시에 최적화 되어지고 회로에서의 전체해를 찾게 한다. 이 방법은 일반적으로 사용하는 임계경로에 의한 회로 요소의 최적화시 발생할 수 있게 되는 수정과 시도의 반복과정을 없애는 장점이 있다.
수학적인 최적기는 Rosenbrock에 의한 방법으로 구현하되 경계치 조건을 만났을때 목적함수를 변경하는 원래의 방법을, 변수들을 제한조건에 따라 변환하고 목적함수는 그대로 사용하는 형태로 변경하고 본 논문의 문제에 맞는 수렴 변수들을 구하여 사용하였다. 최적기는 설계 변수들을 변화 시키면서 설계 목적함수를 최적화하는 상태를 찾아낸다.
이 알고리즘은 Optsizer란 프로그램에 구현되었다. Optsizer는 제조기술에 대한 별도 화일을 유지하게 하고 최종 결과는 SPICE 입력 화일과 동일하게 하여 최적화된 결과를 쉽게 검증할 수 있다. 4단 버퍼회로에서 지연시간을 최소화하는 Mead와 Conway에 의해 제안된 tapering 사이징에 의해 설계된 결과와 비교하면, Optsizer에 의해 설계된 결과가 지연시간 및 면적 양면에서 개선된 결과를 보여준다. 특히 Mead 와 Conway에 의한 설계의 지연시간과 동일한 값을 제한조건으로 주고 면적 최소화를 하였을때, 29%의 면적 감소를 얻을수 있게 되어 이 알고리즘의 효용성을 입증할 수 있다.
여러단의 회로를 사이징할때 앞단들의 크기가 뒷단 (마지막 단은 부하용량에 따라 변화) 보다 크게 되는 lifting 현상이 나타났으며, 이것은 설계자들이 일반적으로 사용하고 있는 점차 증가하는 크기로 사이징 하는 형태와는 상이한 현상이다. Lifting 현상을 이용한 설계가 종래의 자연대수 e factor로 각단을 사이징한 설계보다 좋은 지연시간 특성을 얻게되는 결과를 시뮬레이션으로 확인할 수 있었다.
