In modern wireless communication systems such as 3GPP LTE (Long Term Evolution) and mobile WiMAX, since a modulation scheme utilizes orthogonal frequency division multiplexing (OFDM), which has a high peak-to-average ratio (PAPR) resulting in a degradation of efficiency, the high efficiency of the power amplifier (PA) is an important issue, including an improvement in thermal management, size reduction, and the enabling of a lower-cost base station implementation, such as in RRH (Remote Radio Head) systems. It is a challenge, therefore, to achieve highly efficient PA architectures. Recently, advanced transmitters for high efficiency, such as Doherty amplifiers and ET (Envelope tracking) amplifiers incorporated with a DPD (Digital Pre-Distortion) function, have been vigorously investigated. For the high-efficient transmitter, highly efficient PAs are greatly needed. The harmonic tuned amplifier such as Class-F/F-1/J are explored and analyzed. With those fabricated amplifiers, the ET and Doherty transmitter are introduced in conjunction with the linearity and efficiency improvement techniques.
For ET transmitter, a high efficiency envelope-tracking (ET) transmitter incorporating a novel efficiency-boosting function is proposed and implemented. An inverse Class-F power amplifier (PA) is utilized and optimized using the proposed output loading condition, which enhances its efficiency at the high probability region. This matching network can be conveniently implemented by controlling the non-linear capacitance of the power transistor. For an accurate analysis, the output waveforms are modeled in terms of the non-linear capacitance, and the efficiency and output power are subsequently analyzed and successfully optimized. For a high efficiency envelope amplifier (EA), we propose a new envelope amplifier utilizing a two-bit switching stage in place of a single-bit switching stage. This proposed architecture effectively reduces the ripple current, improving the efficiency of the envelope amplifier. In order to improve linearity of an EA, a new scheme incorporating a linear regulator array is presented. The proposed EA achieves a higher efficiency over a wide envelope range utilizing multiple linear regulators. The linear regulators biased as multiple supply voltages are responsible for delivering a partial envelope current, ensuring high efficiency. A simulation revealed the superior performance efficiency of the proposed scheme in terms of the instantaneous envelope voltage compared with that of a conventional EA.
For enhanced Doherty architecture, the effect of the fundamental current provided by a peaking cell consisting of a Doherty amplifier is analyzed using a new closed-current model. The proposed current model can be used as a foundation to accurately explain and optimize previous compensation methods such as uneven, asymmetric, and gate envelope cases. Based on the proposed analysis and in conjunction with the envelope tracking scheme, two-point envelope modulation simultaneously supplying the carrier and peaking cells is introduced to improve the overall efficiency. Furthermore, an efficiency enhancement technique incorporating a gate-voltage boosting of a peaking power amplifier in a CMOS Doherty PA is presented. To compensate the current driving capability from the low dc bias point of the peaking cell, an auxiliary bias network consisting of an operational amplifier (OPA) is utilized to provide the corresponding gate voltage in accordance with an instantaneous output power level.
For high linear CMOS RF PA maintaining high efficiency, an optimized linearization technique incorporating a gate-voltage adaptation of a common gate stage of a cascode CMOS RF power amplifier is presented. By controlling the gate voltage of the common gate stage with respect to instantaneous power, the proposed method provides the optimum gate voltage to track the low third-order inter modulation distortion (IMD3) performance over a wide range of operation. To verify the analysis results, a CMOS power amplifier featured as a cascode structure for the final stage in conjunction with a video band-operational amplifier was fabricated. Furthermore, envelope tracking technique has been applied to enhance the average efficiency.
3GPP LTE (Long Term Evolution)와 모바일 WiMAX 와 같은 무선 통신 시스템에서변조 방식 의 피크 대 평균 전력비 ( PAPR ) 는 전력 증폭기에서 높은 back-off 동작을 요구하기 때문에 효율 감소의 문제점을 가지고 있다. 전력 증폭기에서의 효율 개선을 위하여 최근들어 공급전압을 포락선과 같이 추적하여 공급하는 포락선 추적 기법 (Envelope tracking) 과 부하 변조를 이용하여 back-off 영역에서 높은 효율 특성을 가지는 도허티 전력 증폭기가 활발히 연구 되고 있다. 본 논문은 포락선 추적 기법과 도허티 송신기에서의 선형성 및 효율 개선에 관한 방법에 관한 것이다.
제안된 포락선 추적 송신기는 확률 분포에 따른 전력 증폭기의 효율을 개선하기 위하여 포락선 추적기의 하모닉 제어 전력 증폭기에 관한 모델링 및 효율 최적화 방법을 제안한다. 이와 더불어 포락선 추적 송신기에 사용되는 전압 변조기의 효율 개선을 위하여 스위칭 단의 멀티 비트 방법을 이용한 양자화 노이즈 감소 기법을 제안한다. 또한 선형성을 더욱 확보하기 위한 새로운 타입의 병렬 선형 전압 공급기를 제안한다.
기존의 도허티 송신기는 캐리어 증폭기와 피킹 증폭기의 비대칭적 전압 공급으로 인하여 전력이 커질 때 피킹 증폭기가 완전하게 동작하지 않는 문제점을 가지고 있다. 이를 해결하기 위하여 본 논문에서는 피킹 증폭기를 이루는 트랜지스터의 바이어스를 입력 전력의 크기에 맞게 포락선 제어를 적용하는 적응 전압 공급 방식에 대하여 제안한다. 또한 도허티 송신기의 효율 극대화를 위하여 캐리어 증폭기에 포락선 추적 방식을 적용하여 낮은 전력 영역에서도 고효율 특성을 가져 전체적인 평균 효율이 증가하는 방법을 제안한다. 또한 본 논문에서는 제안된 도허티 전력 증폭기의 성능 개선 방법을 단말기용 CMOS 전력 증폭기에 적용하여 기존 Class-AB 전력 증폭기 대비 5 % 이상 효율 증가를 보인다.
마지막으로 단말기용 CMOS 전력 증폭기의 선형성 개선을 위하여 캐스코드 단의 공통 게이트 단의 게이트 전압을 입력 신호에 적응적으로 조절하여 IMD3 성분을 최소화 시키는 IMD 추적 선형성 개선 방법에 대하여 제안한다.
