This dissertation focuses on the fabrication of Si and SiGe channel junctionless (JL) bulk FinFETs using junction-isolation technique and the research on their transistor characteristics in order to overcome the challenge in the formation of ultra-shallow and abrupt source/drain (S/D) junction which is inevitably required in the conventional inversion-mode (IM) FET as a result of the recent drastic scaling-down of the CMOS device geometries. For that purpose, we experimentally demonstrated JL and junctionless accumulation mode (JAM) bulk FinFETs successfully for the first time using the virtue of body-tied FET and characterized their transistor properties in detail from the viewpoint of gate electrostatics, mobility scalability, junction-isolation, back bias/temperature dependency, and parasitic bipolar junction transistor (BJT)-induced behavior. Finally, we conducted the in-depth simulation studies on JL and JAM bulk FinFET including the comparison with JL SOI FinFET.
In respect of the gate electrostatics, we achieved the Si and SiGe channel JAM bulk FinFETs with the channel dimensions such as fin width ($W_{fin}$) = 20 nm, fin height ($H_{fin}$) = 20/50 nm and gate length ($L_G$) = 180 nm, showing the excellent subthreshold characteristics such as swing (SS) ≤ 70 mV/dec and drain-induced barrier lowering (DIBL) ≤ 40 mV/V by introducing the gate stack comprising $HfO_2$ gate dielectric and TiN gate electrode. As either $W_{fin}$ decreases or $L_G$ increases, the gate electrostatics represented by SS and DIBL improves and the threshold voltage ($V_{th}$) increases. In addition, the SiGe channel JAM FET shows a superior DIBL to that of Si channel JAM FET because SiGe has a higher dielectric constant than that of Si, leading to the more improved gate electrostatics despite the degradation of literal DIBL (i.e. the channel immunity to the drain-induced electric field) especially in case of multi-gate 3D FET scheme. As $W_{fin}$ decreases, the mobility is enhanced owing to the decrease of the coulomb scattering by the stronger screening effect around the ionized impurity scattering centers resulting from the higher carrier concentration in the narrower fin channel. This phenomenon shows the favorable scalability of JL FET although JL FET still has a lower mobility than that of IM FET due to the high ionized impurity scattering in heavily-doped channel.
In respect of the junction-isolation, we should consider the contribution of the substrate current to the drain current and source current, respectively because the substrate current arises from the junction leakage current in the reverse-biased pn junction, resulting in the degradation of the overall transistor characteristics. This contribution is the most important factor in our junction-isolated bulk FET. Because our JL bulk FinFET has actually the very large S/D pads for electrical probing, the extremely small leakage current in the S/D pads can degrade the overall transfer characteristics severely. Therefore, because we can’t evaluate the channel junction leakage current alone in our devices due to these S/D pad effects, we evaluated the effect of the channel junction abruptness on the junction leakage current through the simulation study. When pn junction is formed between S/D pads and substrate, there is a critical point in its junction abruptness because the reverse-biased pn junction leakage current occurring at the S/D pad region is assumed to be thermally-generated leakage current. Therefore, we should fabricate the more abrupt pn junction profile beyond the critical point by increasing the doping concentration of p-type and n-type region, respectively.
In respect of the back bias dependency, we should analyze all the current parameter such as the drain current, the source current, the substrate current and the gate leakage current because the substrate current can remarkably contribute to the drain current which is normally dependent only on the channel current. The back bias-induced $V_{th}$ shift is observed in our JAM bulk FinFETs, meaning the modulation of the effective channel thickness by changing the pn junction depletion width. And the variation amount of the $V_{th}$ and SS is closely dependent on $W_{fin}$ because there is a competition between the back bias effect and the top gate controllability. However, theses back bias-induced changes are much more appreciable in the Si channel devices rather than the SiGe channel devices, indicating the superior gate controllability in the SiGe channel devices due to its higher dielectric constant. The substrate current dominated by the junction leakage current in the S/D pad region, increases rapidly by the increase of temperature, proving the fact that the substrate current is generated by the thermally-generated leakage current (i.e. Shockley-Read-Hall R-G current).
In respect of the temperature dependency, a zero temperature coefficient (ZTC) point is observed in the transfer curves measured by varying the temperature in our JAM bulk FinFETs. As the temperature increases, the on current and Vth decrease while the off current and SS increase. It is already known that a ZTC point can be observed when the carrier mobility is mainly dominated by phonon scattering in IM FET. Meanwhile, JL FET has been reported not to show ZTC point due to the cancellation between phonon scattering and coulomb scattering, leading to the mobility being independent of temperature because JL FET has the strong coulomb scattering comparable to the phonon scattering due to the heavily-doped channel scheme. Therefore, we can conclude that the mobility of our JAM FETs is slightly more controlled by phonon scattering rather than coulomb scattering because the doping concentration of our JAM FET is relatively lower than that of the conventional JL FET reported so far. However, judging from the result that the amount of the on current decrease is relatively small, the coulomb scattering still gives a considerable effect on the mobility of our JAM bulk FinFET. Moreover, the SiGe channel device shows the relatively small amount of on current decrease compared to that of the Si channel device, indicating the stronger coulomb scattering due to the higher activation and lower diffusivity of boron in SiGe material.
In respect of the parasitic BJT-induced behavior, we can observe the BJT-induced behaviors such as the steep slope transfer curves and the abrupt increase of $I_d$ in the output curves under the high drain voltage in our body-tied JL FET. The tendency of the BJT operation appears to be enhanced by increasing the drain bias, the fin dimension ($W_{fin}/H_{fin}$), or introducing the SiGe channel. Because the parasitic BJT operation is caused by the floating body effect, i.e. the channel potential change due to the accumulation of excess electrons from electron-hole pair (EHP) which is generated by impact ionization near drain-channel junction under high drain electric field, the parasitic BJT-induced behavior can be expected to happen mainly to JL SOI FinFET rather than JL bulk FinFET where the excess electrons can flow out through the junction-isolated substrate. Therefore, we confirmed the formation of the potential well for electrons in the fin channel surface of our JL bulk FinFETs under the high drain voltage at the off-state, leading to the parasitic BJT operation in spite of the body-tied FET.
Finally, we presented the simulation studies showing that the JL bulk FinFET is structurally superior to JL SOI FinFET in respect of the gate electrostatic controllability when changing the major JL FET parameters such as the channel doping concentration and the channel fin dimension. Also, the JL bulk FinFET is markedly affected by the modulation of the channel junction doping profile which can be generated by changing the channel junction abruptness, the applied back bias, and the exposure height of the under-fin. From the viewpoint of the channel junction abruptness, the more abrupt channel junction is desirable as long as it does not cause Zener tunneling because the increase of the junction abruptness brings about the decrease of the effective channel thickness as well as the improved gate controllability. Moreover, the gate spacers with high-k dielectric constant are necessarily fabricated to obtain both the reduced SCE and the high $I_{on}/I_{off}$ ratio.
As a conclusion, we successfully demonstrated JL and JAM bulk FinFETs using the robust junction-isolation with Si and SiGe channel for the first time. The transistor characteristics have been substantially improved by introducing the gate stack consisting of high-k gate dielectric and metal gate electrode owing to its scaled EOT. We have evaluated the electrical characteristics such as the gate electrostatics, the pn junction-isolation, the back bias/temperature dependency, and the parasitic BJT-induced behavior in our JAM bulk FinFETs. We presented the superior device characteristics of the JL bulk FinFET compared to the JL SOI FinFET and the formation of the potential well as the BJT operation source though the in-depth simulation studies.
최근 씨모스 소자의 급격한 스케일링이 진행되면서 기존 인버젼 모드 소자의 소스/드레인 형성시 그 접합의 깊이 및 농도구배 측면에서 Ultra-shallow 및 Abrupt한 접합의 형성이 요구되고 있는 실정이다. 그런데 이와 같은 요구사항은 실제 소자 제조공정 측면에서 공정적 난이도 증가 및 신규장비 도입 등의 매우 큰 어려움으로 작용하게 된다. 그 결과, 상기 접합 이슈를 효과적으로 해결할 수 있는 대안으로써 접합이 없는 무접합 소자의 개념이 제안되었으며 또한, 최근까지 그 소자에 대한 많은 연구가 진행 및 보고되고 있다. 이에 본 논문은 실리콘 및 실리콘저마늄 채널을 가지며 접합분리를 이용하는 무접합 벌크 핀펫소자를 실제로 제작하고, 또한 제작된 소자의 전기적 특성을 다각적 및 심층적으로 평가 및 연구하는 것을 그 주요내용으로 하고 있다. 그 결과, 본 연구를 통하여 세계 최초로 Body-tied 소자 특성을 가지는 무접합 벌크 핀펫소자를 직접 구현 및 평가할 수 있었다. 그리고 그 전기적 특성에 대하여서는 구체적으로 게이트 정전기적 특성, 이동도 확장성, 접합분리 특성, Back bias 의존성, 온도 의존성 및 기생 바이폴라 접합 소자특성에 대하여 다양한 측정 및 평가를 진행하였다. 마지막으로 무접합 SOI 핀펫소자와의 상대적 비교를 포함하여 무접합 벌크 핀펫소자에 대한 심도 있는 시뮬레이션 연구를 진행하였다.
첫째, 게이트 정전기적 특성 측면에서 먼저 하프늄 산화막 게이트 절연막 및 타이타늄 질화막 게이트 전극을 소자에 적용하여 다양한 채널 물질 및 채널 크기를 가지는 무접합 벌크 핀펫소자를 제작하였다. 그 결과, 매우 우수한 정전기적 특성(즉, 우수한 Swing 및 DIBL)을 가지는 소자를 확보할 수 있었다. 그리고 소자의 채널 크기 및 채널 물질에 따른 정전기적 특성의 변화를 고찰한 결과, 고유전상수를 가지는 실리콘저마늄 채널의 삼차원 소자에서 결과적으로 실리콘 소자 대비 상대적으로 우수한 게이트 정전기적 특성, 즉 우수한 DIBL 특성이 나타남을 확인하였다. 그리고 핀 선폭이 감소함에 따라 채널 캐리어 농도의 증가 및 그로 인한 스크리닝 효과 증가로 인해 쿨롱산란이 감소하게 되어 결과적으로 그 이동도가 증가되는 현상을 확인함으로써 소자의 고집적화 측면에서 무접합 소자가 기존 인버젼 소자 대비 유리한 특성을 가지는 것을 알 수 있었다.
둘째, 접합분리 측면에서 본 소자는 벌크 기반에서 제작된 소자이므로 반드시 접합간의 누설전류를 고려하여 전체 소자특성을 평가하여야 한다. 왜냐하면 접합분리 특성의 열화로 인해 과도한 누설전류가 발생하게 되면 이는 전체 소자 특성에 악영향을 주어 결국에는 비정상적인 소자 동작을 유발하게 된다. 그리고 PN 접합 다이오드 측면에서 볼 때, 이 다이오드에 역전압이 걸리게 되면 열적으로 발생하는 누설전류가 생기게 되는데, 본 소자의 구조상 매우 큰 크기의 소스/드레인 패드가 존재하므로 여기서 발생하는 미세한 누설전류는 전체적으로는 매우 큰 값을 가지게 되어 결국 소자 동작에 주도적인 영향을 끼치게 된다. 그러므로 본 소자에서는 소스/드레인 패드에서의 누설전류로 인해 채널영역에서만의 누설전류를 관찰하기 어려우므로 이 채널영역에 대한 연구는 시뮬레이션을 통하여 진행하였다. 본 연구의 시뮬레이션 결과상 상기 소스/드레인 패드에서의 누설전류 측면에서 PN 접합 도핑농도 구배 상의 특정 임계점이 존재함을 알 수 있다. 그러므로 정상적인 벌크 소자 특성을 얻기 위해서는 접합분리 측면에서 도핑농도 구배를 상기 임계점 보다 크게 가져가는 것이 바람직하다.
셋째, Back bias 의존성 측면에서 본 소자는 벌크상에 구현된 소자이므로 Back bias 인가를 통하여 유효 채널두께를 조절할 수 있는 장점을 가진다. 그 결과, 역전압에 해당하는 Back bias 인가시 유효 채널두께 감소로 인한 문턱전압의 증가 및 Swing 감소를 관찰할 수 있다. 단, 상기 Back bias 효과는 기본적으로 소자의 게이트의 정전기적 특성과 경쟁관계에 있기 때문에 핀 폭의 크기가 감소할수록 탑 게이트 정전기적 특성이 향상되어 상대적으로 Back bias 효과는 감소하게 된다. 그리고 실리콘저마늄 채널 소자에서는 이전에서 언급한 바와 같이 고유전상수로 인한 게이트 정전기적 특성이 향상되어 상대적으로 Back bias 효과가 감소하게 된다. 그리고 Back bias에 의한 기판전류는 소스/드레인 패드 영역에서 주로 발생하게 되는데, 이 누설전류는 열적으로 발생하는 접합 누설전류(즉, Shockley-Read-Hall R-G 전류)이기 때문에 온도 증가에 따라 급격한 증가현상을 보이게 된다.
넷째, 온도 의존성 측면에서 일반적으로 무접합 소자는 고농도의 채널 농도를 가지므로 쿨롬산란이 음자산란에 필적하는 산란 기여도를 가지게 되어 결과적으로 온도 증가에 따라 그 캐리어 이동도가 변하지 않게 되어 zero temperature coefficient (ZTC) 포인트를 가지지 않는 것으로 보고되었으나, 본 소자에서 측정된 결과를 보면 기존 보고와 달리 ZTC 포인트가 관찰됨을 알 수 있다. 이는 본 소자의 채널 농도가 기존 보고된 소자의 채널농도 보다 대체적으로 한 Order 이상 낮기 때문에 상대적으로 음자산란이 주도적으로 작용하여 그 이동도 감소 및 동작전류 감소가 나타나는 것으로 판단한다. 그러나 온도 증가에 따른 동작전류의 감소량이 그다지 크지 않을 것으로 판단할 때 본 소자에서의 쿨롱산란도 상당한 부분을 차지하고 있음을 알 수 있다. 또한, 실리콘저마늄 채널의 소자에서 그 동작전류 감소폭이 상대적으로 작게 관찰되므로 실리콘 채널 소자보다 쿨롱산란이 강하게 존재함을 알 수 있다. 왜냐하면 실리콘저마늄 물질내에서 보론의 열적 활성화 증가 및 확성도 감소가 발생되기 때문이다.
다섯째, 기생 바이폴라 접합 트랜지스터 특성 측면에서 일반적으로 상기 특성은 물리적으로 단절된 채널을 가지는 소자에서 Floating Body 효과, 즉 채널/드레인 경계영역에서 높은 드레인 전압 인가시 충돌 이온화 현상으로 인해 발생한 전자/정공쌍이 발생하게 되고, 이것에서 기인한 과잉전자가 채널에 축적되어 결과적으로 채널 포텐셜을 변화시키는 현상으로 인해 발생하는 것으로 보고되어 있다. 그러므로 본 소자는 벌크 소자이므로 과잉전자가 채널에 쌓이지 않고 벌크를 통해 빠져나가므로 상기 특성이 매우 미미하게 발생할 것으로 예상하였으나, 실제 측정결과상 상기 BJT 특성으로 기인한 동작전류의 급격한 증가현상을 관찰할 수 있었다. 그 이유는 본 시뮬레이션 결과상에서 알 수 있듯이 채널 오프상태에서 높은 드레인 전압이 인가되면 핀 채널표면에 과잉전자가 축적될 수 있는 포텐셜웰이 형성되기 때문에 결과적으로 채널의 포텐셜을 변화를 가져올 수 있기 때문이다. 그리고 상기 BJT 특성 효과는 기 보도된 결과와 동일하게 그 채널 크기 및 드레인 전압에 비례하며, 또한 실리콘저마늄 채널 적용시 증가하는 것으로 확인되었다.
마지막으로 본 연구에서는 심도 있는 시뮬레이션 연구를 통하여 무접합 벌크 핀펫 소자가 그 주요인자인 채널도핑 농도 및 채널크기를 고려해 볼 때 상대적으로 무접한 SOI 핀펫 소자보다 우수한 정전기적 특성을 가지는 것을 확인하였다. 그리고 무접합 벌크 핀펫 소자는 그 채널접합 프로파일에 영향을 줄 수 있는 요소, 즉 채널접합 농도구배, back bias 및 하단 핀 영역 노출 높이에 의하여 그 소자 특성이 큰 영향을 받는 것을 알 수 있었다. 그 결과, 채널접합 농도구배 측면에서 Zener 터널링이 발생하지 않는 한도내에서 그 농도구배가 클수록 그 유효채널 두께가 감소하여 소자특성이 개선되는 것으로 나타났다. 그리고 무접합 축적모드 벌크 핀펫 소자를 제작하는 경우, 단채널 효과 감소를 위하여 반드시 게이트 스페이서를 반드시 형성해야 하는데, 이때 고유전율 상수의 게이트 스페이서 물질을 적용하면 동작전압 및 누설전류 측면에서 모두 우수한 특성을 가져오게 된다.
결론적으로 본 연구를 통하여 세계 최초로 실리콘 및 실리콘저마늄 채널을 가지는 무접합 벌크 핏펫 소자를 구현하였으며, 또한 상기 소자는 고유전률 게이트 절연막 및 금속 전극을 적용하여 그 특성이 획기적으로 개선됨을 확인할 수 있었다. 그리고 본 연구를 통하여 상기 소자의 접합분리 특성, Back bias 의존성 및 기생 바이폴라 접합 트랜지스터 기인성 특성변화를 세계 최초로 평가하였다. 또한, 게이트 정전기적 특성, 이동도 및 온도 의존성에 대한 평가 결과는 기존에 보고된 바와 일치하는 또는 반대되는 현상들이 존재함을 규명하였다. 마지막으로 심도 있는 시뮬레이션 연구를 통하여 무접합 벌크 핀펫 소자가 무접합 SOI 핀펫 소자 대비 여러가지 측면에서 우수한 특성을 가지고 있음을 알 수 있었으며, 또한 기생 바이폴라 트랜지스터 특성이 작동할 수 있는 포텐셜웰이 핀 채널표면에 형성됨을 확인할 수 있었다.
