The communication problems in System-on-Chip (SoC) are one of the major issues on the many-core era. There has been an increase in the number of studies on the Three-dimensional Network-on-Chip (3D NoC) to tackle the on-chip communication problems. 3D NoC combining both the benefits of Three-Dimensional Integrated Circuit (3D IC) and Network-on-Chip (NoC) is the state-of-the-art communication technique for complex SoC.
However, 3D NoC is confronted with the manufacture challenges. Vertical links in 3D NoC are nor-mally based on Through-Silicon-Vias (TSVs), which involve two major drawbacks unfortunately. First is the considerable area overhead, and second is too low yield.
Several studies have been made on the method to overcome the drawbacks of TSV. First, TSV squeezing scheme to share TSVs among neighboring router greatly saves significant area overhead of TSVs. Second, the fault-tolerant routing algorithm to detour defective TSVs in deciding a routing path shows a negligible performance degradation even the existence of faulty TSVs
To the best of our knowledge, there is no previous work that considers both the drawbacks above sim-ultaneously, although many researchers have been making every effort possible to solve the problem in design of 3D NoC.
In this work, we proposed the partially using faulty TSV links scheme. The scheme is based on the TSV squeezing scheme, and improved in the fault-tolerance. Our proposed scheme is able to solve the TSV defects problem as well as the TSV area overhead problem.
Our proposed scheme is evaluated in performance, through the cycle-accurate 3D NoC simulator. We compared our proposed scheme with the TSV squeezing scheme that employs the fault-tolerant routing algo-rithm. We attained the result that our proposed scheme shows the outstanding performance. Furthermore, the additional hardware overhead for the scheme is also negligible as contrasted with the overhead of baseline routers.
매니코어의 시대의 흐름에서 시스템-온-칩(System-on-Chip) 상황에서 가장 중요한 이슈 중 하나는 바로 커뮤니케이션 문제이다. 이러한 온-칩 상황에서의 커뮤니케이션 문제를 해결하기 위해 3D 네트워크-온-칩(3D Network-on-Chip)에 관련된 연구가 최근 들어서 많이 이루어 지고 있다. 3D 네트워크-온-칩은, 복잡한 온-칩 시스템을 위한 최첨단의 커뮤니케이션 기술로 평가 받고 있는 3D 집적회로(3D IC)와 네트워크-온-칩(Network-on-Chip)의 장점만을 혼합한 기술이다.
하지만, 3D 네트워크-온-칩은 생산적인 부분에서 큰 문제점을 안고 있다. 3D 네트워크-온-칩에서 수직의 연결선은 보통 TSV(실리콘 관통 전극: Through-Silicon-Via)로 구성되는데, 이 TSV는 불행히도 두 가지의 큰 결점을 갖고 있다. 하나는TSV가 차지하는 상당한 크기의 면적 문제이고, 다른 하나는 너무나도 낮은 TSV의 수율 문제이다.
몇몇의 연구들이 위에서 말한 결점을 극복하기 위한 방법을 제안하고 있다. 그 중 첫 번째로, TSV squeezing scheme이 있다. 이 방식은 이웃하는 노드들로 하여금 하나의 TSV 연결선을 공유하는 방식으로, TSV가 차지하는 면적을 상당히 줄이는 데에 도움을 준다. 두 번째로는, fault-tolerant routing algorithm이 있다. 이 알고리즘은 손상이 생긴 TSV 연결선을 우회하여 데이터의 이동 경로를 재조정 해 주는 알고리즘으로, TSV의 손상에도 불구하고 성능 면에서 크게 떨어지지 않게 해 준다.
3D 네트워크-온-칩을 설계하는 데에 있어서 위에서 소개 된TSV의 두 가지 결점을 보완하기 위해 많은 연구가 진행되어 왔다. 하지만, 그럼에도 불구하고 두 가지 결점을 동시에 모두 고려한 연구는 진행되지 않았다.
본 연구에서는 손상이 생긴 TSV를 부분적으로 사용하는 방식을 제안하였다. 앞서 소개한TSV squeezing scheme을 사용하여 TSV의 면적 문제를 해결 하였고, 그 뿐만 아니라 제안한 방식을 바탕으로 TSV의 손상 문제를 해결 하였다.
직접 제작한 3D 네트워크-온-칩 시뮬레이터를 이용하여 제안한 방식의 성능을 측정하였다. 단순하게 TSV squeezing scheme과 fault-tolerant routing algorithm 두 기존의 연구를 혼합한 방식과 본 연구에서 제안한 방식을 서로 비교하였다. 그 결과, 제안한 방식이 뛰어난 성능을 보였다. 그 뿐만 아니라, 추가적으로 발생하는 하드웨어 오버헤드가 기존 라우터 대비 무시할 만한 정도로 작음을 확인하였다. 끝으로, 본 연구에서는 3D 네트워크-온-칩 제작 시 TSV의 결점을 보완하는 효과적인 방식을 제안하였다.
