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Optimum SOI device and circuit design methodologies for RF switch and digitally programmable capacitor applications = RF 스위치와 디지털 프로그래머블 커패시터 응용을 위한 최적 SOI 소자 및 회로설계 방법론
서명 / 저자 Optimum SOI device and circuit design methodologies for RF switch and digitally programmable capacitor applications = RF 스위치와 디지털 프로그래머블 커패시터 응용을 위한 최적 SOI 소자 및 회로설계 방법론 / Dong-gu Im.
발행사항 [대전 : 한국과학기술원, 2012].
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This work presents optimum design methodology of SOI-CMOS high power RF switch and digitally programmable capacitor array (DPCA) using it for future flexible/reconfigurable RF front-end modules (FEMs). High power RF switch is a key building block for reconfigurable RF front-end circuits such as tunable impedance matching network, tunable duplexer/filter, and tunable power amplifier as well as time division duplexing (TDD) RF system. The most stringent specifications for high power RF switch are power handling capability and harmonic distortion performances. To establish systematic design procedure for high power RF switch, MOSFET parameters affecting RF performances are studied in the first. Especially, since there are no analytical study on large signal MOSFET characteristics limiting power handling capability and harmonic distortions, we carefully deal with MOSFET characterization and optimization method for maximum power handling capability and MOSFET originated harmonic distortion analysis. The dominant reason to limit the power handling capability is undesirable channel formation on off-state FETs in the event of a large signal input. This undesirable channel formation appears as a significant amount of leakage current such as gate induced leakage current (GIDL), lateral bipolar latch-up, and source-drain punch-through. To characterize leakage current and find correlation between DC I-V measurement and $RF P_{1dB}$ measurement, new DC characterization method (Float FET I-V characterization method) reflecting RF switch operation is proposed. Based on proposed FFI-V method, the experimental study on optimum dc bias point, MOSFET device design, and stacked-FETs device design is performed to maximize the power handling capability of RF switch. For MOSFET device originated harmonic distortions, main contributions are classified into two categories: 1) voltage dependent off-state capacitance ($C_{off}$) nonlinearity and 2) on-state resistance ($R_{on}$) nonlinearity. After characterizing $C_{off}$-voltage and $R_{on}$-voltage profiles of unit MOSFET and establishing equivalent nonlinear circuit model for harmonic distortion calculation, analytical expressions for harmonic distortions from unit off-state FET and on-state FET are derived, respectively. And then, they are expanded to stacked-FETs. Using both small and large signal characteristics of the MOSFET, RF switch design methodology to op-timize key performances such as insertion loss, isolation, power handling capability, and harmonic distortions is established. The inductor peaking techniques are introduced to improve the insertion loss of the RF switch without sacrificing other performances, and the impact of the device scaling on harmonic distortions is studied with device design insights to improve overall RF performances of the RF switch. In addition, considering path switching time, the upper bound for floating gate and body resistors is derived. To remove some drawbacks by the use of a negative voltage, new biasing strategies to greatly reduce current consumption are proposed for RF switch applications. Without the use of a negative voltage, the RF switch adopting newly proposed biasing strategies shows similar insertion loss, power handling capability, and harmonic distortion performances compared to its counterpart driven by a negative voltage. Aforementioned design methodologies and biasing strategies for high power RF switch are applied to the design of the high power DPCA. The prototypes for high power RF switch and DPCA are fabricated in a $0.18-\mu m$ SOI-CMOS technology. Compared to current state-of-the-art products using same process technology, the designed SPDT switch and 4-bit DPCA show comparable or better insertion loss, isolation, Q-factor, tuning range, $P_{1dB}$, and harmonic distortion performances while consuming ultra low power. In addition, measured results are well matched to calculated and simulated results.

본 논문은 고 출력 단일 칩 SOI CMOS RF 스위치와 이를 이용한 디지털 프로그래머블 커패시터 회로 설계에 관한 연구에 중점을 두고 있다. 고 출력 RF 스위치는 현재의 송신 부와 수신 부를 시간 상에서 선택하는 TDD (Time Division Duplexing) RF 시스템은 물론, 차세대 주파수 재구성이 가능한 RF front-end 회로 (가변 대역 임피던스 정합 회로, 가변 대역 여파기 및 가변 대역 전력 증폭기)를 위한 핵심 블록이다. RF 스위치의 가장 도전적인 성능 지표는 전력 구동 능력과 하모닉 왜곡 성능이다. 통상 35 dBm의 고 출력 신호를 우수한 하모닉 왜곡 성능을 가진 채 구동해야 하며, 안테나 부 정합 등의 가혹조건에서는 최대 40 dBm에 이르는 고 출력 신호를 견뎌내야 한다. RF 스위치에 관한 체계적인 설계 방법론을 정립하기 위해, RF 성능에 직접적으로 영향을 주는 MOSFET 소자 속성에 관한 고찰과 연구를 진행하였다. 특히, 전력 구동 능력과 하모닉 왜곡 성능을 제한 시키는 MOSFET 소자 속성에 관한 연구가 진행된 바 없어, 최대 전력 구동 능력을 얻기 위한 MOSFET 소자의 특성 평가 및 최적화 방법과 소자에서 유기되는 하모닉 왜곡에 관한 분석을 심도 있게 다루었다. RF 스위치 전력 구동 능력 평가를 위한 새로운 MOSFET 소자 분석 방법 (Float FET IV 분석 방법)이 제안되었다. RF 스위치 동작을 반영한 DC IV 측정 방법으로, MOSFET의 DC 특성과 RF 특성 $(P_{1dB})$의 상관 관계를 유추할 수 있는 방법을 제시하였다. 제안된 Float FET IV 분석 방법을 이용하여, RF 스위치의 전력 구동 능력을 극대화 하기 위한 최적 MOSFET 설계 방법론을 다루었다. 또한, 하모닉 왜곡에 기인하는 MOSFET 소자의 속성을 살펴보았고 크게 오프 커패시터에 의한 하모닉 왜곡과 온 저항에 의한 하모닉 왜곡 성분으로 나뉘어 진다. 두 하모닉 왜곡 성분에 대한 비선형 모델을 제안했으며, 하모닉 왜곡 성분을 정량적으로 도시화 할 수 있는 관계식을 유도하였다. 또한 단일 MOSFET 에서의 분석 결과를 적층 MOSFET으로 확장시켰다. 앞서 이루어진 전력 구동 능력과 하모닉 왜곡에 관한 MOSFET 소자 분석을 바탕으로, 일반적인 SPnT (Single-Pole n-Throw) RF 스위치에 관한 최적 설계 방법론을 제안하였다. 우선 소신호 모델링을 통해 삽입 손실 (Insertion Loss, I.L.)및 격리도 (Isolation)에 관한 정량적인 수식을 유도했으며, 특히 삽입 손실 분석에서 온 저항과 오프 커패시터의 영향을 독립적으로 파악할 수 있는 $I.L.-f^2$ 분석 방법 (삽입 손실을 주파수 제곱의 함수로 표현하는 방법)이 제안되었다. 다음으로 앞서 유도된 적층 MOSFET에 대한 하모닉 왜곡 분석을 SPnT RF 스위치에 대해여 확장하였다. 결론적으로, 공정에서 제공되는 최소 채널 길이 소자의 사용을 가정한 채, SPnT RF 스위치의 삽입 손실, 격리도, 전력 구동 능력 및 하모닉 왜곡 성능에 관한 정량적 수식을 스위치의 전달 경로 수, 적층 수 및 개별 MOSFET의 채널 폭의 함수로 표현하였다. 이를 통해 RF 스위치의 모든 성능 요구 조건을 만족시킬 수 있는 최적 조건을 쉽게 찾을 수 있었다. 독립적으로 RF 스위치의 주파수 대역폭 성능을 향상 시킬 수 있는 인덕터 피킹 기법을 연구했으며, 하모닉 왜곡 성능에 관한 소자 스켈링 영향을 분석 하였다. 또한RF 스위치 성능 향상을 위한 소자 개발 방향을 제시하였다. 기존의 RF 스위치는 전력 구동 능력 및 하모닉 왜곡 성능 향상을 위해 음 전압을 사용하고 있으며, 음 전압 생성을 위한 DC-DC 컨버터를 내장하고 있다. 이는 전류 소모를 증가시키고 디지털 스위칭 잡음에 의한 수신 감도 저하 문제를 야기한다. 따라서, 음 전압의 사용으로 인한 단점을 원천적으로 배제하기 위해, 음 전압을 사용하지 않고 양의 전압만을 사용 한 채 동일한 전력 구동 능력 및 하모닉 왜곡 성능을 유지시킬 수 있는 새로운 바이어스 기법이 제안되었다. 앞서 언급된 RF 스위치의 최적 설계 방법론 및 극소 전류 소모를 위한 새로운 바이어스 기법을 고 출력 디지털 프로그래머블 커패시터 회로 설계에 적용했다. 얻을 수 있는 가변 커패시턴스 범위와 퀄리티 팩터 (Q-factor)의 곱이 공정에서 제공되는 MOSFET 소자의 온 저항과 오프 커패시턴스의 곱에 반비례하여 일정하게 정해짐을 유도했다. $0.18 \mu m$ SOI CMOS 공정을 이용하여 SPDT RF 스위치와 4-bit 디지털 프로그래머블 커패시터 회로를 설계 및 구현하였다. 현재 상용화 되고 있는 같은 공정을 이용하여 제작된 제품과 비교했을 때, 극소 전류를 소비하면서 동일 내지 우월한 성능을 보였으며, 얻어진 측정 결과가 수식을 통해 구해진 계산 치와 모의 실험 결과 치와 거의 일치함을 보였다.

서지기타정보

서지기타정보
청구기호 {DEE 12075
형태사항 x, 113 p. : 삽화 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 임동구
지도교수의 영문표기 : Kwy-Ro Lee
지도교수의 한글표기 : 이귀로
수록잡지명 : "A Broadband CMOS RF Front-End for Universal Tuners Supporting Multi-Standard Terrestrial and Cable Broadcasts". Journal of Solid-State Circuits, v. 47, no. 2, pp. 392-406(2012)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학과,
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