In this paper, we introduce readout circuit to sense PCRAM cell of multi-level which is one of new memories. It demands to operate logarithmic 5-bit and 10-MS/s and to satisfy compact area. We choose single slope type structure, because it is suitable for column parallel read type. Single slope shares reference block, so single channel can make simple and small. The simulation result show that sense time is in less than 40ns for the smallest input and DNL is from -0.6 to 0.1 at DC input signal.
A prototype logarithmic 5-bit 10-MS/s readout circuit was implemented in a 65nm CMOS technology and occupies for 16 channels . And a single channel area is only . The power of single column consumes 67uA and that of shared block consumes 18uA per single channel at 1.2V power supply.
본 논문에서는 차세대 메모리로써 멀티레벨로 사용되는 PCRAM 메모리 소자를 read하는 readout circuit의 구현을 다루었다. 설계된 circuit은 logarithmic한 5bit의 resolution과 10-MS/s 동작을 하며 적은 면적으로 구현해야 했다. 왜냐하면 column parallel 하게 read하기 위해 각 column당 ADC core가 들어가기 위해서 면적이 작아야 하는 문제가 있었기 때문이다. 그래서 single slope type의 ADC를 적용해 shared block으로 면적문제를 크게 완화하고 파워역시 감소하는 효과를 얻을 수 있다. 단순히 singel slope동작만을 통한 conversion이 아닌 주어진 sensing에 2bit을 얻고 나머지 3bit만 conversion시간동안 얻게 하면서 single slope ADC 자체의 동작속도 문제도 함께 해결하였다. 논문에서 보여주는 결과는 post layout simulation 결과이며 10MHz 동작에서 최대 40ns 이내로 cell을 sense하며 linearity는 DNL이 -0.6~0.1 이내임을 확인하였다.
65nm CMOS공정으로 설계하였으며 16채널을 공유하는 전체 core의 크기는 0.2이며 단일 채널의 경우 0.012의 면적을 차지한다. 전체 파워는 각 채널당 67uA, 공유block은 18uA를 소모하며 1.2V supply전압을 사용하였다.
