In this thesis, gate formation methods using Vacuum Annealing (VA) and ultrathin metal capping layers (Al, Hf and Zr) prior to the deposition of high-κ dielectrics (HfO2 and ZrO2) were studied and analyzed. Improvements in electrical parameters for HfO2/Hf-capped/VA gate stacks when compared to HfO2-alone stacks were achieved. EOT scaling was also experimented with the same gate stacks. As a result, germanium pMOS gate stack fabricated with vacuum annealing, ultrathin (~0.5 nm) Hf capping and deposition of HfO2 (~2.5 nm) exhibited the best values of ΔVFB = 78.04 mV, Jg = 9.28×10-3 A/cm2 (@|VG-VFB| = 1 V) at EOT = 0.62 nm.
TEM, XPS and SIMS were used in search for the cause of the improvements in the electrical performances. Ge outdiffusion which causes degradation of high-κ dielectric (HfO2) was found. Such result suggests that suppression of incorporation of Ge atoms into the high-κ dielectric layers is important for aggressive EOT scaling of MOS devices. Ge atoms diffuse into the gate dielectric layer in the form of gaseous GeO at temperatures higher than 400 ℃. Vacuum Annealing the Ge surface removed the native GeOx and ultrathin Hf capping layer prevented GeO volatilization from the interface. Even without VA step, Hf capping layer cut the C-V hysteresis by more than half when compared to the HfO2-alone samples.
본 학위 논문에서는 고유전체 절연막 (HfO2, ZrO2)의 증착 전에 진공열처리(VA)와 금속(Al, Hf, Zr) 초박막을 이용한 Ge 게이트 구조를 연구하였다. 해당 공정 방법을 통하여 캐패시턴스-전압그래프 의 Flat Band 전압 히스테리시스 (ΔVFB), 게이트 누설전류밀도 (Jg), EOT와 같은 전기적 특성의 향상을 확보하였다. 본 연구에서 HfO2/Hf/VA구조를 가지고 제작된 Ge pMOS게이트 구조에서 얻은 가장 좋은 전기적 특성의 경우 ΔVFB = 78.04 mV, Jg = 9.28×10-3 A/cm2 (@|VG-VFB| = 1 V), EOT = 0.62 nm로 나타났다.
전기적 특성 개선의 원인을 규명하기 위하여 TEM, XPS, SIMS분석을 하였고 TEM이미지와 XPS Hf 4f가 0.2 eV 낮게 나타나는 현상을 통하여 Hf-Ge-O막의 존재를 확인하였다. SIMS분석 결과, 본 공정과정을 통하여 고유전체 절연막과 Ge기판과의 경계에 존재하는 휘발성 GeO가 고유전체 절연막으로 확산해 들어가는 것을 억제하는 것을 알 수 있었다. 진공열처리를 통하여 Ge 기판 표면의 자연산화막 (GeOx)을 제거하였고 Hf박막 증착으로 추가적인 GeO의 휘발성확산을 방지하였다. 진공열처리를 하지 않고 Hf 박막만 사용하여도 아무 처리 하지 않은 HfO2 게이트 구조의 C-V 히스테리시스보다 절반 이하로 줄일 수 있었다.
다양한 금속박막을 추가로 사용하고 고유전체 절연막의 ALD 증착 조건을 더욱 최적화한다면 추
가적인 전기적 특성 개선을 기대 할 수 있을 것으로 생각된다. 금속박막에 Al 또는 Zr을 동시에
sputtering하여 그 조성을 조절하여도 C-V 히스테리시스와 게이트 누설전류를 동시에 감소 시킬
수 있을 것으로 생각된다. 하지만 이러한 추가적인 박막들은 EOT를 자연스럽게 높일 수 있기 때
문에 실험 시 항상 유의해야 할 것으로 생각된다.
