We report the development of an on-chip 500 MHz reference clock generator that will be integrated into a clock manager of a field-programmable gate array (FPGA). The generator is implemented in the form of an all-digital frequency locked loop (ADFLL) with the architecture of low complexity and high modularity. To accomplish this architecture, we propose a new circuit that converts a frequency difference into a proportional distributed pulse width. The combination of the proposed circuit and a conventional phase-and-frequency detector is found to form a complete frequency comparator that can simply indicate all possibly occurring conditions particularly when two frequencies are compared with each other, i.e., (1) equal to, (2) lower than, or (3) higher than.
In further development, we also design and implement circuits that can distinctly mark the border between the steady state and the transient state of the ADFLL. These circuits enable a particular exploitation on the transient state of the ADFLL so that the locking time can be significantly improved. The developed ADFLL was success-fully implemented in a 0.13 um CMOS technology, was found to consume 3 mW with 1.2 V supply while oper-ating at 500 MHz and being driven by a 10 MHz reference clock, and also had the order of 60 us of locking time.
FPGA의 동작 주파수 생성을 위한 500MHz의 기준 클락 제너레이터를 개발하였으며, 이 클락 제너레이터는 낮은 복잡도와 높은 모듈성을 가지는 All Digital Frequency Locked Loop (ADFLL) 형태로 구현되었다. 이 구조를 구현하기 위하여 주파수 차이를 펄스 폭으로 변조하는 회로를 제안하였으며, 제안된 회로 및 기존 위상-주파수 검출기를 함께 이용하여 간단하게 두 주파수의 크기를 비교할 수 있는 주파수 비교기를 완성하였다. ADFLL의 정상 상태 또는 과도 상태 사이의 경계를 구분할 수 있도록 하였고, ADFLL의 과도 상태에서 특정 최적 동작을 가능하도록 하여 locking time을 현저히 줄였다. 개발된 ADFLL은 0.13 μm CMOS 공정으로 제작되었으며, 1.2 V 공급전압 및 10 MHz의 기준 클락이 인가되었을 때, 500 MHz의 동작 주파수에서의 전력 소모는 3 mW이며 locking time은 60 μs이다.
