서지주요정보
Development of 500-MHz low-complexity ADFLL as reference clock generator for FPGA = FPGA를 위한 기준 클럭용 낮은 복잡도의 500MHz ADFLL 개발
서명 / 저자 Development of 500-MHz low-complexity ADFLL as reference clock generator for FPGA = FPGA를 위한 기준 클럭용 낮은 복잡도의 500MHz ADFLL 개발 / Sigit Yuwono.
발행사항 [대전 : 한국과학기술원, 2014].
Online Access 원문보기 원문인쇄

소장정보

등록번호

8026095

소장위치/청구기호

학술문화관(문화관) 보존서고

DICE 14006

휴대폰 전송

도서상태

이용가능(대출불가)

사유안내

반납예정일

리뷰정보

초록정보

We report the development of an on-chip 500 MHz reference clock generator that will be integrated into a clock manager of a field-programmable gate array (FPGA). The generator is implemented in the form of an all-digital frequency locked loop (ADFLL) with the architecture of low complexity and high modularity. To accomplish this architecture, we propose a new circuit that converts a frequency difference into a proportional distributed pulse width. The combination of the proposed circuit and a conventional phase-and-frequency detector is found to form a complete frequency comparator that can simply indicate all possibly occurring conditions particularly when two frequencies are compared with each other, i.e., (1) equal to, (2) lower than, or (3) higher than. In further development, we also design and implement circuits that can distinctly mark the border between the steady state and the transient state of the ADFLL. These circuits enable a particular exploitation on the transient state of the ADFLL so that the locking time can be significantly improved. The developed ADFLL was success-fully implemented in a 0.13 um CMOS technology, was found to consume 3 mW with 1.2 V supply while oper-ating at 500 MHz and being driven by a 10 MHz reference clock, and also had the order of 60 us of locking time.

FPGA의 동작 주파수 생성을 위한 500MHz의 기준 클락 제너레이터를 개발하였으며, 이 클락 제너레이터는 낮은 복잡도와 높은 모듈성을 가지는 All Digital Frequency Locked Loop (ADFLL) 형태로 구현되었다. 이 구조를 구현하기 위하여 주파수 차이를 펄스 폭으로 변조하는 회로를 제안하였으며, 제안된 회로 및 기존 위상-주파수 검출기를 함께 이용하여 간단하게 두 주파수의 크기를 비교할 수 있는 주파수 비교기를 완성하였다. ADFLL의 정상 상태 또는 과도 상태 사이의 경계를 구분할 수 있도록 하였고, ADFLL의 과도 상태에서 특정 최적 동작을 가능하도록 하여 locking time을 현저히 줄였다. 개발된 ADFLL은 0.13 μm CMOS 공정으로 제작되었으며, 1.2 V 공급전압 및 10 MHz의 기준 클락이 인가되었을 때, 500 MHz의 동작 주파수에서의 전력 소모는 3 mW이며 locking time은 60 μs이다.

서지기타정보

서지기타정보
청구기호 {DICE 14006
형태사항 vi, 49 p. : 삽화 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : Sigit Yuwono
지도교수의 영문표기 : Sang-Gug Lee
지도교수의 한글표기 : 이상국
수록잡지명 : "Development of low-complexity all-digital frequency locked loop as 500 MHz reference clock generator for field-programmable gate array". IET Circuits, Devices & Systems,
학위논문 학위논문(박사) - 한국과학기술원 : 정보통신공학과,
서지주기 References : p. 44-45
QR CODE

책소개

전체보기

목차

전체보기

이 주제의 인기대출도서