This dissertation focuses on finding innovative solutions in charge trap type flash memory device using high-κ materials in order to overcome the limitations of conventional floating-gate type Flash memory device as a result of fast shrinking device geometries. For that purpose, improvement of memory characteristics for charge trap type cell has been accomplished by engineering of the charge trap layer, the blocking oxide, the gate electrode, and the channel layer.
For charge trap layer engineering, a charge-trap-type flash memory with a La2O3 doped Si3N4 charge trapping layer is demonstrated. An ultrathin La2O3 layer is inserted in the middle of a Si3N4 layer, followed by high temperature annealing to mix the two layers. The La2O3 doped Si3N4 layer, irrespective of Si3N4 deposition processes, is found to provide deep charge trapping sites, resulting in an excellent pre/post-cycling retention property and high reliability.
For blocking oxide engineering, the use of lightly La doped aluminum oxide blocking layer for TANOS memory devices is investigated. The dielectric constant of Al2O3 is significantly increased through the addition of a very small amount of La into Al2O3 followed by a high temperature post-deposition annealing process. The retention property and reliability of the charge trap flash memory devices fabricated through the proposed method are greatly improved due to the increased κ-value of the Al2O3 blocking oxide with no sacrifice of the bandgap, as well as a reduced low-field leakage.
For gate electrode engineering, a graphene layer is applied as the gate material of a charge trap type memory device. An excellent charge retention property and multi-bit operation of a CTF device, the most critical issues in CTF devices, were successfully demonstrated by using a graphene electrode. As the mono-atomic layer graphene electrode eliminates mechanical stress in the blocking oxide, significant enhancement of the data retention property and program window can easily be achieved. Moreover, the extremely high effective work function of strongly hole doped graphene greatly improves erase characteristics. Dramatic improvement of the gate dielectric quality under the graphene electrode is applicable not only to flash memory devices but also to all other MOS devices where excellent reliability is required.
For the channel layer engineering, the operation of ultrathin polysilicon channel with ONA gate dielectric stack is experimentally demonstrated using a simple planar poly-Si TFT. The result reveals that both the inversion-mode and the junctionless charge trap TFTs with 2 nm thick poly-Si channel show good on/off current ratio of larger than 107 and high current drivability even in this ultrathin polysilicon channel. The good memory window and acceptable endurance and retention performances are also achieved. In addition, the memory characteristics as a function of polysilicon channel thickness are investigated in detail. Based on this experiment, oxide-core junctionless device is proposed for 3D NAND flash and shows the greatly improved string current compared to conventional inversion-mode device.
In charge trap type memory, because of the intricate physical mechanism involved among the each layer, understanding and analyzing the mechanism of threshold voltage shift behavior are highly demanded for improving the memory performance.
Mechanism underlying improved data retention via high-temperature oxygen annealing of the Al2O3 blocking layer is investigated in comparison with the case of high-temperature nitrogen annealing, and it provides new model for the retention property according to the ambient of heat treatment. Based on the mechanism analysis of initial threshold voltage instability, the soft program method is proposed for charge-trap flash memory devices with high-κ blocking oxides. By adding the subsequent small positive gate pulse after main Fowler-Nordheim injection programming, early charge loss is greatly reduced and thereby the retention property as well as the initial flat-band voltage instability can be improved by removing the shallowly trapped electrons in blocking layers.
Furthermore, the mechanism of transient threshold voltage shift after erase operation is studied. It is concluded that the main mechanism is hole redistribution in the charge trap layer. To solve this problem, a new erase scheme is proposed and demonstrated to reduce transient threshold voltage shift. The impact of transient threshold voltage shift on the 3D charge trap device is investigated, as well.
최근 플래쉬 메모리는 스마트 폰을 비롯한 수많은 휴대용 전자기기의 보급과 더불어 그 수요가 폭발적으로 증가하고 있다. 현재 상용화된 플래시 메모리의 경우 플로팅게이트 형태의 소자가 사용되고 있으나 집적도 증가를 위해 지속적으로 미세화 되면서 반도체 내부의 정보를 저장하는 트랜지스터 간에 간섭이 일어나는 등의 문제가 발생한다. 따라서 현재 국내외 기업에서는 20나노미터 이하 급에서 사용될 것으로 예상되는 전하포획형 플래시 메모리 소자에 대해 많은 연구 개발을 진행 중에 있다. 전하포획형 소자는 플로팅게이트 소자에 비하여 공정 미세화 측면과 소자 간섭 문제에 있어서 큰 장점이 있다. 하지만 이 방식의 소자는 소자의 신뢰도 특성 등이 시장의 요구조건을 아직 충족시키지 못하여 현재까지 대량으로 상용화되지 못하고 있다. 특히나 비트 밀도를 더욱 증가시키기 위해 필수적인 멀티레벨셀 동작을 구현하기 위해서는 전하포획형 소자가 갖고 있는 데이터 보유특성 열화 현상의 원인을 규명하고 이와 더불어 소자의 신뢰도 특성을 향상시킬 수 있는 엔지니어링이 필수적인 상황이다.
본 학위 논문에서는 이러한 문제를 해결하기 위하여 전하포획형 플래시 메모리 소자의 동작 특성과 신뢰도 특성을 향상시키기 위한 연구를 진행하였다.
먼저, 전하포획막 개발을 통해 데이터 보유 특성을 개선하기 위해 불순물을 기존 실리콘 질화막으로 형성된 전하포획막에 삽입하였다. 매우 얇은 희토류 산화막을 실리콘 질화물 중간에 삽입하고 고온의 열처리를 함으로써 깊은 준위의 트랩 에너지 특성을 갖는 전하포획막을 형성할 수 있다. 특히나 여러 가지 불순물 중에서 란타늄 산화막(La2O3)을 이용하면 실리콘 질화막의 형성방법에 관계없이 데이터 보유 특성과 소자의 신뢰도 특성이 크게 개선될 수 있음을 증명하였다.
차단산화막 개발을 통해 플래쉬 메모리 특성을 향상시키기 위해서는 미세한 농도의 란타늄(La)이 도핑된 알루미늄 산화막(Al2O3) 물질이 적용되었다. 기존 알루미늄 산화막에 란타늄 물질을 약 2% 가량만 도핑한 후 고온 열처리를 해주면 밴드갭 특성은 크게 변하지 않는 반면 유전상수 값이 크게 향상되어 동일한 등가산화막두께(EOT)를 유지하면서 차단산화막의 물리적 두께를 더욱 크게 증가시킬 수 있다. 또한 기존 알루미늄 산화막에 비하여 낮은 전기장에서의 누설전류 특성이 개선되고 큰 유전상수를 갖는 고유전체 물질에서 나타나는 유전상수완화현상(dielectric relaxation effect)이 개선되는 등의 장점을 통해 기존 플래쉬 메모리 소자의 데이터 보존 특성과 신뢰도 특성이 크게 개선될 수 있음을 증명하였다.
게이트 전극 개발을 통해 플래쉬 메모리 특성을 향상시키기 위해서는 차세대 신물질로 각광받는 그래핀 물질이 적용되었다. 그래핀을 기존의 금속 게이트 전극 대신에 사용하면 쓰고/지우기 특성뿐만 아니라 데이터 보존 특성이 매우 크게 개선될 수 있음을 증명하였다. 이것은 그래핀이 얇은 단원자층 물질이고 신축성과 유연성이 뛰어나, 기존의 금속 전극과는 달리 전극 아래에 위치한 게이트 유전막에 기계적 스트레스를 발생시키지 않기 때문인 것으로 확인된다. 또한 그래핀이 갖는 큰 일함수도 데이터 지우기 특성을 향상시킬 수 있는 또 다른 장점이 된다.
전하포획형 플래쉬 소자에서는 각 박막간에 복잡한 물리적인 역학관계를 갖기 때문에 메모리 특성을 보다 효과적으로 향상시키기 위해서는 문턱전압의 변화 현상을 정확하게 이해하고 분석하는 것이 필수적이다. 먼저 열처리 분위기에 따른 전하포획형 플래쉬 소자의 메모리 특성을 이해하기 위해 산소와 질소 분위기에서 열처리를 한 소자의 데이터 보유 특성을 분석하였다. 본 결과를 통하여 열처리 분위기에 따른 플래쉬 메모리 소자의 전하 보유 특성 모델을 제시할 수 있다.
다음으로 프로그램 직후 초기 문턱전압 불안정 현상에 대한 메커니즘 분석에 기반하여 새로운 소프트 프로그램 방법이 제안되었다. 기존의 프로그램 펄스 이후에 상대적으로 작은 양의 전압을 곧이어 인가함으로써 차단산화막의 낮은 에너지 준위 내에 트랩되어 있던 전자를 미리 제거하는 방식으로 소자의 데이터 보존 특성과 초기 문턱전압 불안정 현상을 효과적으로 제어할 수 있음을 증명하였다.
더하여 지우기 동작 직후의 초기 문턱전압 불안정 현상에 대한 메커니즘을 분석하였다. 그 결과 지우기 전압을 인가한 직후에 문턱전압이 원하는 목표 전압 값으로 변하지 않고 일정한 시간 동안 음의 방향으로 움직이는 현상을 발견하였다. 이에 대한 주요한 원인으로는 실리콘 질화막으로 형성된 전하포획막내에서의 정공의 순간적인 재분포가 제시되었다. 이를 해결하기 위하여 새로운 지우기 동작 방식이 제안되었으며 이러한 문턱전압 불안정 현상 문제가 기존 평판형 소자 뿐만 아니라 3차원 전하포획형 플래쉬 메모리 소자에도 영향을 줄 수 있음을 확인하였다.
또한, 최근 각광받고 있는 정션리스(junctionless ) 트랜지스터를 제작하여 3차원 플래쉬 메모리에서의 적용 가능성에 대해 검토해 보았다. 정션리스 트랜지스터를 기존 3차원 플래쉬 메모리에 적용하는 경우 층수가 높아짐에 따라 소자의 스위칭 특성이 열화될 수 있으며 이를 위해서 새로이 산화층을 폴리실리콘 채널 중앙 부위에 삽입하는 방식을 제안하였다. 이 방식을 이용하면 기존 반전모드(inversion-mode) 소자에 비하여 우수한 소자 특성을 보임과 동시에 여러 공정 변수 마진이 커지는 장점을 갖는 것을 확인하였다. 더불어 매우 얇은 두께를 갖는 정션리스 소자의 실제 동작 특성과 메모리 특성을 확인하기 위하여 2 ~ 7 nm 두께의 폴리실리콘 채널을 갖는 정션리스 전하포획형 박막 트랜지스터(TFT)를 구현하였다. 구현된 소자를 통하여 얇은 폴리실리콘 채널에서 전하전송 특성과 더불어 쓰기/지우기, 전하보존 특성과 같은 메모리 특성도 살펴보았다. 결과를 보면 2 nm 이하의 얇은 채널을 갖는 정션리스 소자의 경우에 우수한 전하전송 특성과 향상된 메모리 특성을 얻을 수 있음을 확인하였다.
이상에서와 같이 본 연구에서 구현하고 개발된 소자구조 및 동작 방식은 그 동안 전하포획형 플래쉬 메모리 소자에서 가장 큰 문제점으로 지적되어온 소자의 동작 및 신뢰도 특성을 향상시키는데 응용이 가능할 것으로 기대한다.
