In a conventional computing system, DRAM is used for the main memory, and a Hard Disk Drive (HDD) is exploited as a secondary storage. In a large-scale computing era, they have suffered from large power consumption, scalability wall, and slow speed on random pattern. These problems can be overcome by new memory technologies, such as Phase Change RAM (PRAM) and NAND flash memory, which have non-volatility, high scalability, and random access characteristics. However, the endurance and performance issues are arisen as new challenges. In this dissertation, we will address these limitations by designing two integrated management schemes of emerging memory technologies with a DRAM buffer: adaptive wear-leveling algorithm and workload-adaptive combination of write buffer and FTL.
- Adaptive Wear-Leveling Algorithm for PRAM Main Memory with a DRAM Buffer: Phase Change RAM (PRAM) is a candidate to replace DRAM main memory due to its low idle power consumption and high scalability. However, its latency and endurance have generated problems in fulfilling its main memory role. The latency can be treated with a DRAM buffer, but the endurance problem remains with three critical points that need to be improved despite the use of previous algorithms. First, previous DRAM buffering schemes do not consider write count distribution. Second, swapping and shifting are performed statically. Finally, swapping and shifting are loosely coupled with a DRAM buffer. As a remedy to these observations, we propose an adaptive wear-leveling algorithm that consists of three novel schemes, for PRAM main memory with a DRAM buffer. The PRAM-aware DRAM buffering scheme reduces write count and prevents skewed writing by considering write count and clean data. The adaptive multiple swapping and shifting scheme makes write count even with dynamic operation timing and the number of swapping pages being based on the workload pattern. The DRAM buffer-aware swapping and shifting scheme reduces unnecessary writes. With a PIN-based simulator, the evaluation confirms PRAM lifetime increases from 0.68 years with the previous algorithm to 5.32 years with the proposed scheme.
- Workload-Adaptive Combination of Write Buffer and FTL for Multi-Channel SSD: For a multi-channel Solid State Disk (SSD), increasing I/O parallelism and reducing overhead of garbage collection (GC) are the most challenging issues. Although many previous algorithms have been developed to achieve this, there still remain three critical points for improvement. First, there is a trade-off between increase in I/O parallelism and reduction of GC overhead. The second point is I/O characteristics of sequential and random patterns are different. Finally, there is overlap between write buffer and FTL policies. Motivated by these observations, we propose a workload-adaptive combination of write buffer and FTL for a multi-channel SSD, called WAVE, consisting of victim-based pattern detection, sequential pattern management, and random pattern management schemes. Through victim-based pattern detection, we precisely classify I/O workloads into sequential and random patterns. For sequential I/O, we exploit 1-victim eviction in the write buffer, and multi-channel FTL with configurable multi-channel mapping and dynamic load balancing, thus increasing I/O parallelism. For random I/O, we use channel-aware victim eviction with dynamic channel allocation in a write buffer, and 1-channel FTLs, thus reducing GC overhead and achieving write I/O parallelism. Overall, WAVE reduces average read latency by up to 55.2% and write latency by up to 45.1%, compared to previous algorithms.
현재 컴퓨팅 시스템에서, DRAM은 메인 메모리로 주로 사용이 되고, 하드디스크 (HDD)는 저장 장치로 많이 활용되고 있다. 대용량 컴퓨팅 환경에서, DRAM 및 HDD는 높은 전력 소모, 확장성의 한계, 및 느린 랜덤 성능의 문제점을 보이고 있다. 이러한 문제들을 해결하기 위해, 비휘발성, 높은 확장성, 및 랜덤 접근 특성을 가지는 차세대 메모리 기술인 상변화 메모리 (PRAM)와 낸드 플래시 메모리 (NAND flash memory)가 대안으로 제시되어지고 있다. 그러나, 차세대 메모리의 수명 및 성능이 새로운 이슈로서 나타나게 되었다. 이를 해결하기 위해, 본 학위 논문에서는, DRAM 버퍼와 차세대 메모리를 통합 관리하는 방법을 제시할 것이다.
- DRAM 버퍼를 활용한 PRAM 메인 메모리를 위한 적응적 웨어레벨링 기법: PRAM은 낮은 대기 전력과 높은 집적도로 인해 DRAM 메인 메모리를 대체 할 유력한 메모리로 간주되어 지고 있다. 그러나, PRAM의 느린 읽기 및 쓰기 속도와 쓰기 횟수 제한으로 인해 메인 메모리로 사용하기에는 문제가 있다. 읽기 및 쓰기 속도는 DRAM 버퍼를 사용하여 해결 할 수 있지만, 쓰기 횟수 제한 문제는 기존 웨어레벨링 알고리즘의 사용에도 불구하고 여전히 개선 사항이 남아 있다. 우선, 기존 DRAM 버퍼링 기법은 쓰기 횟수 균등화를 고려하지 않았다. 두 번째 개선 사항으로는, 기존 스와핑 및 시프팅 동작이 정적으로 동작한다는 점이다. 마지막으로는, 스와핑 및 시프팅 동작이 DRAM 버퍼를 고려하고 있지 않다. 이러한 점들을 해결하기 위해, 본 학위 논문의 첫 번째 주제로써, 우리는 DRAM 버퍼를 사용하는 PRAM 메인 메모리를 위한 적응적 웨어레벨링 기법을 제안하였다. 이는 3가지 알고리즘으로 구성이 되는데, 우선 PRAM 기반의 DRAM 버퍼 관리 기법은 LRU 기반으로 쓰기 횟수와 클린 데이터를 고려함으로써, PRAM으로의 쓰기 횟수를 줄이고, 특정 위치에 쓰기 횟수가 집중되지 않도록 하였다. 적응적 다중 페이지 스와핑 및 라인 시프팅 기법은 워크로드 패턴에 따라 동작 시기 및 한 번에 스와핑 할 페이지 수를 동적으로 조절함으로써, PRAM 내 페이지들의 쓰기 횟수 균등화 및 페이지 내 라인들의 쓰기 횟수 균등화를 달성하였다. 마지막으로, DRAM 기반의 스와핑 및 시프팅 기법을 제안함으로써, 불필요한 쓰기 횟수를 감소시켰다. 제안 된 알고리즘의 성능 평가를 위해 PIN 기반의 시뮬레이터를 구현하였으며, SPEC CPU2006 벤치마크를 사용하여 실험을 진행하였다. 최종적으로, 우리가 제안한 적응적 웨어레벨링 방법을 통해 PRAM의 수명을 기존 0.68년에서 5.32년으로 증가시켰다.
- 멀티 채널 SSD를 위한 워크로드 적응적 쓰기 버퍼와 FTL의 조합 기법: 멀티 채널 SSD에서 I/O 병렬성 증가 및 garbage collection (GC) 오버헤드 감소는 주요 연구 이슈 이다. 기존의 많은 알고리즘 개발을 통해 이를 달성하기 위해 노력하였으나, 여전히 개선 사항이 남아 있다. 우선, I/O 병렬성 증가와 GC 오버헤드 감소 사이의 트레이드 오프가 존재한다. 두 번째 개선사항으로는, 순차적인 패턴과 랜덤 패턴의 I/O 특성이 다르다는 점이다. 마지막으로, 쓰기 버퍼와 FTL 사이의 정책 충돌이 존재 한다. 이러한 점들을 해결하기 위해, 본 학위 논문의 두 번째 주제로써, 우리는 멀티 채널 SSD를 위한 워크로드 적응적 쓰기 버퍼와 FTL의 조합 기법 (WAVE) 을 제안하였다. 우선, victim 기반의 패턴 감지 기법을 통해, 우리는 정확히 I/O 워크로드를 순차 패턴과 랜덤 패턴으로 구분하였다. 순차 I/O 패턴을 위해 쓰기 버퍼에서는 1-victim eviction을 사용하고 멀티 채널 FTL을 활용함으로써, I/O 병렬성을 증가시켰다. 랜덤 I/O 패턴을 위해서는 1 채널 FTL과 함께 쓰기 버퍼에서 channel-aware victim eviction을 사용함으로써, GC 오버헤드 감소 및 쓰기 I/O 병렬성 증가를 달성하였다. 최종적으로, 이를 통해 기존 알고리즘 대비 읽기 응답 시간을 최대 55.2% 및 쓰기 응답 시간을 최대 45.1%까지 감소시켰다.
