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Ultra-thin High-K Dielectrics for memory and logic device applications = 메모리 및 로직 소자용 고유전체 박막에 관한 연구
서명 / 저자 Ultra-thin High-K Dielectrics for memory and logic device applications = 메모리 및 로직 소자용 고유전체 박막에 관한 연구 / Yun-Sang Shin.
저자명 Shin, Yun-Sang ; 신윤상
발행사항 [대전 : 한국과학기술원, 2014].
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This dissertation focuses on the development of ultra-thin high-K dielectrics for DRAM capacitors and for high performance logic transistors which are established on germanium substrate. For the development of DRAM capacitor dielectric, metal-insulator-metal (MIM) HfLaO, ZrO2, and HfLaO embedded ZrO2 capacitors were investigated. Although single HfLaO and ZrO2 capacitor could not satisfy the performance criterion (6 A of EOT and 150 nA/cm2 of a leakage current density), optimized HfLaO embedded ZrO2 shows an EOT of 6.08 A and a leakage current density of 90 nA/cm2 at VG=+1 V. Furthermore, it is founded that hole injection is the determining factor of the leakage current in the ZrO2-HfLaO stack, thus HfLaO should be kept away from the electrode interface due to its smaller valance band offset than that of ZrO2. For the development of gate dielectric on germanium substrate, trimethylaluminum pretreatment prior to HfO2 is introduced for native Ge oxide reduction. It is identified that trimethylaluminum pretreatment could effectively turn native Ge oxide into an aluminum oxide incorporated interfacial layer which suppresses Ge diffusion into HfO2 reducing hysteresis in the capacitance-voltage curve. Moreover, the device reliability of the trimethylaluminum pretreated sample is improved from a constant current stress test. Therefore trimethylaluminum pretreatment is an effective in-situ method for the gate dielectric stack formation to reduce charge trapping in the HfO2 film on a Ge substrate. In order to suppress native Ge oxide completely, high vacuum anneal technique is employed. It is confirmed that annealing in high vacuum environment can remove native Ge oxide and 1 nm of Al capping layer can block the oxygen penetration after air exposure. On the other hand, 3 nm of Hf capping layer is unable to block an oxygen penetration after air exposure. Comparing Jg @ VFB+1V vs. EOT with other groups, this methodology has an advantage of both leakage current and hysteresis voltage at similar EOT range. In order to understand an underlying cause, XPS analysis was performed and it is revealed that Ge suboxides are not detected in real devices. This is because GeO volatilization occurs during PMA process. Since the amount of Ge suboxide is suppressed during vacuum anneal process, EOT is scaled. Moreover, less GeO volatilization leads to smaller hysteresis voltage. It should be pointed out that Zr capped ZrO2 stack shows superior scalability than Hf capped HfO2. Therefore, ALD-ZrO2 equipped Ge PMOSFETs with high vacuum annealing and Zr capping layer are fabricated and evaluated. Since ZrO2 has a high dielectric constant around 40, 6A EOT is achieved with 110 of hole mobility, ~70 mV/dec of superior subthreshold slope, and ~150 nA/cm2@VG=VFB+1V of extremely low leakage current. However, when the physical thickness of ZrO2 is less than 5 nm, it is confirmed that ZrO2 cannot have a high dielectric constant due to poor crystallinity under current thermal budget which suggests a scaling limit.

본 학위 논문에서는 DRAM 캐패시터용 고유전체 박막과 저마늄 기판 위에 형성된 고성능 로직 트랜지스터용 고유전체 박막에 관한 연구를 진행하였다. DRAM 캐패시터용 고유전체 박막의 개발을 위해, HfLaO, ZrO2, 그리고 HfLaO 가 삽입된 ZrO2 을 사용한 전극-절연막-전극 구조의 캐패시터를 제작하였다. 단일 HfLaO 박막과 ZrO2 박막을 사용한 캐패시터는 요구되는 성능 기준 (6 A 의 EOT 와 150 nA/cm2 의 누설전류밀도)을 만족시키지 못했지만, 최적화된 HfLaO가 삽입된 ZrO2 박막은 6.08 A 의 EOT 와 VG=+1V 에서 90 nA/cm2 누설전류밀도를 가졌다. 게다가 ZrO2-HfLaO 구조에서는 정공 주입이 누설전류의 결정 요소임을 확인하였고 따라서 ZrO2보다 원자가 전자대 폭이 더 작은 HfLaO 박막은 전극과 접하는 것을 피해야 한다. 저마늄 기판 위에서의 게이트 유전막 개발을 위해, 선천적 저마늄 절연막 감소를 위한 HfO2 증착 전 트리메틸알루미늄 처리를 하였다. 트리메틸알루미늄 전처리는 선천적 저마늄 절연막을 효과적으로 알루미늄 절연막이 결합된 계면층으로 바꾸어 HfO2 로의 저마늄 확산을 억제시켜 캐패시턴스-전압 그래프에서 히스테리시스를 줄여줌이 확인되었다. 게다가 일정 전류 스트레스 테스트에서 트리메틸알루미늄 전처리된 샘플의 소자 신뢰성이 향상되었다. 따라서 트리메틸알루미늄 전처리는 게이트 절연막 형성에 있어 저마늄 기판 위의 HfO2 박막으로의 전하 포획을 줄여주는 효과적인 방법임을 나타낸다. 선천적 저마늄 절연막을 완전히 억제하기 위해 고진공 열처리 방법이 사용되었다. 고진공 환경에서 열처리는 선천적인 저마늄 절연막을 제거할 수 있고 1 nm 의 Al 덮개층은 공기 노출 후의 산소 투과를 막을 수 있음이 확인되었다. 반면, 3 nm 의 Hf 덮개 층은 공기 노출 후의 산소 투과를 막을 수 없었다. VFB+1V 에서의 누설전류 대 EOT 결과들을 다른 연구그룹의 결과들과 비교해 볼 때 우리의 방법은 유사한 EOT 범위에서 누설전류와 히스테리시스 전압에서 모두 유리하였다. 이러한 현상의 근원적인 원인을 이해하기 위해, 광전자 분광기 측정을 하였고 실제 소자에서는 낮은 산화상태의 저마늄 부절연체가 측정되지 않았다. 이는 금속 증착 후 열공정 동안 단일 저마늄 절연체가 확산을 통해 빠져나갔기 때문으로 생각된다. 고진공 열처리 공정 동안 저마늄 부절연체의 양이 억제되기 때문에 EOT 가 스케일 되었다. 게다가 적은 단일 저마늄 절연체의 확산이 적은 히스테리시스 전압을 야기하였다. Hf 덮개층을 사용한 HfO2 구조보다 Zr 덮개층을 사용한 ZrO2 구조가 더 우수한 스케일링에 유리하였다. 따라서 선천적인 고진공 열처리 방법과 Zr 덮개층으로 사용하여 원자층 증착법으로 증착된 ZrO2 를 사용하여 저마늄 PMOSFET 을 제작하고 평가하였다. ZrO2 는 40에 가까운 높은 유전상수를 가지기 때문에 EOT는 6 A까지 스케일링이 되었고, 110 의 전자이동도를 가지며 ~70 mV/dec의 우수한 부임계 스윙을 가졌다. 하지만, ZrO2 의 물리적 두께가 5 nm 이하가 되면 현재의 열공정으로는 박막을 충분히 결정화 시켜줄 수가 없어서 높은 유전상수를 가질 수 없었고 이는 스케일링 한계를 나타낸다

서지기타정보

서지기타정보
청구기호 {DEE 14007
형태사항 iv, 88 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 신윤상
지도교수의 영문표기 : Byung-Jin Cho
지도교수의 한글표기 : 조병진
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학과,
서지주기 References : p. 15, 49-50, 80-82
주제 high-K dielectrics
ALD
leakage current density
EOT
high vacuum anneal
고유전체
원자층증착법
누설전류밀도
EOT
고진공 열처리
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