The trend of electronic packages which comprises electronic devices can be described by two major words, “Miniaturization” and “Diversification”. That is, electronic packages have become thinner and showed higher performance than before to meet consumer demand. It can be achieved by the development of various packaging technologies. One of them is flip-chip packaging technology, and another is 3-dimensional packaging technology. Through these technologies, increase the intensity of integrated circuit in a limited area or volume, and realize high electrical performance by reducing electrical path length.
All electronic packages experienced thermally induced strain or stress due to mismatches of the coefficient of thermal expansion (CTE) among component materials under their service conditions or environmental temperature variation. The thermally induced deformation can be categorized by two parts, one is global deformation due to CTE mismatch between the chip and the substrate, and the other is local deformation because of the CTE mismatch between the adjacent materials at the interfaces. Excessive global deformation, so called warpage, causes various reliability problems. Furthermore, it is known that failure of electronic packaging is related to the local strain concentration at corners and interfaces among heterogeneous materials related to local deformation. Therefore, it is essential to investigate the deformation behavior, and strain (or stress) distribution of not only overall packages but also high density interconnects in packages for their thermo-mechanical reliability evaluation.
In this dissertation, thermo-mechanical reliability of thin electronic packages with high density interconnects (HDIs), such as thin and flexible packages with anisotropic conductive film (ACF) interconnect, and a stack package with through-silicon via (TSV) and solder/non-conductive film (NCF) hybrid interconnects was evaluated.
For observing residual warpage of thin packages, e.g. chip-on-flex (COF) and chip-in-flex (CIF) packages, optical moir´e methods such as shadow moir´e and Twyman/Green interferometry were adapted. Finite element analysis (FEA) was also conducted for parametric study of predicting residual warpage of CIF package. From the experimental and FEA results, it has been known that residual warpage can be reduced by decreasing the thickness ACF for flex-to-flex assembly and initial warpage of CIF package. In addition, warpage behavior under thermal cycling (TC) condition of COF package was also examined. The reasons of the different warpage behavior between thin and conventional thick package were explained through the experimental result. Furthermore, based on the observations, modified thermal damage model for predicting the life of flip-chip type packages with ACF interconnection regardless of geometric variation under TC condition was suggested.
Pseudo-phase-shifting technique for utilizing AFM moir´e method, one of high resolution microscope moir´e method, more effectively was proposed to measure local deformations of HDIs. In addition, zero thickness and fine pitch specimen gratings were fabricated on interested surfaces using focused ion beam milling. Its accuracy and feasibility were investigated by measuring in-plane deformation of COF package and TSV structure.
Finally, parametric study for investigating the effect of the change of solder bump shape on the stress response was conducted. Using AFM moir´e method with the proposed technique, nanoscopic deformations of TSV and solder/NCF hybrid interconnects were measured at elevated temperatures. Simplified finite element model was validated by comparing the FEA results with the experimental results. From the FEA results performed with variation of design parameters, proper design guide line for reliable solder bump against thermally induced problem was proposed.
전자 패키지는 “소형화”, “다양화”의 경향을 따라 점점 더 작고 얇아지며 고성능화 되어 간다. 이를 위해 다양한 패키징 기술들이 발전되었고 그 중 플립칩 패키징 기술과 3차원 적층 패키징 기술이 각광받고 있다. 이들 기술을 통하여 제한된 영역에 좀더 많은 회로를 집적할 수 있고 전기적 경로 길이를 줄일 수 있어 전기적 성능을 향상시킬 수 있다.
모든 전자 패키지는 열적 (반복) 하중에 의한 변형 또는 응력을 받게 된다. 이는 전자 패키지를 구성하는 물질들의 열팽창계수의 차이에 기인한다. 이로 인해 전자 패키지에는 거시적인, 미시적인 거동 변화가 나타나며 연결부의 불일치 또는 파단 등과 같은 열적 기계적 신뢰성 문제를 유발한다.
본 연구에서는 고집적 연결부를 가진 얇은 전자 패키지, 즉 anisotropic conductive film (ACF)을 이용한 얇고 유연한 기판을 가진 패키지와 through-silicon via (TSV), solder/non-conductive film (NCF)를 이용한 적층 패키지의 열적 기계적 신뢰성 평가를 수행하였다. 열적 하중 하에서의 패키지 변형 측정을 위하여 다양한 모아레 기법을 사용하였고, 특히 atomic force microscope (AFM) 모아레 기법의 효과적인 사용을 위한 유사 위상천이기법을 개발하였다. 또한 유한요소해석을 이용한 parametric study를 통해 신뢰성 있는 패키지 디자인을 제안하였다.
얇고 유연한 기판을 가진 chip-on-flex (COF) 패키지와 이에 두 개의 유연한 기판과 하나의 ACF층을 더하여 칩과 기판의 결합력을 높인 내장형의 chip-in-flex (CIF) 패키지의 잔류 휘어짐 측정을 수행하였다. COF 패키지의 경우 유연한 기판 자체의 휘어짐 특성으로 인해 칩이 접합된 부분과 기판만 존재하는 부분의 휘어짐 양상이 다르게 나타났고, 추가된 ACF의 두께가 칩과 기판의 접합에 사용된 ACF의 두께에 비해 큰 CIF 패키지는 COF 패키지에 비해 칩의 휘어짐이 더 크게 나타났다. 이어 수행된 유한요소해석을 통해 CIF 패키지에서 추가된 ACF의 두께와 기판 자체의 휘어짐을 줄임으로써 CIF 패키지의 휘어짐을 줄어드는 것을 알 수 있었다.
또한 모아레 실험을 통해 COF 패키지의 온도 변화에 따른 휘어짐 특성이 COF 패키지에 비해 두꺼운 chip-on-board (COB) 패키지의 그것과의 차이점을 관찰하였다. 두 종류의 패키지 모두 상온 부근에서는 온도가 증가할수록 선형적으로 휘어짐이 증가하는 것을 확인하였다. 반면 ACF의 유리천이온도 이후에서 COB 패키지는 휘어짐이 온도 변화에 상관없이 일정한 값을 가지는 반면, COF 패키지의 경우 온도가 증가할수록 휘어짐이 상온 부근과 다른 기울기를 가지고 선형적으로 증가하였다. 이는 COF 패키지의 유연한 기판이 ACF의 유리천이온도 이후 기판 위에 형성된 구리 패턴과의 열팽창계수 차이에 의해 생기는 휘어짐을 따라서 두께가 얇은 유연한 칩이 함께 휘어지면서 생기는 것이다. 이렇게 ACF의 유리천이온도 이후 생기는 휘어짐은 칩과 기판 사이의 연결부의 불일치를 줄이는 역할을 하고 따라서 열적 피로 수명에 긍정적인 영향을 준다. 이 부분을 기존의 수명 예측 모델에 반영하여 수 mm 두께에서부터 100 μm급의 얇은 플립칩 패키지에 모두 적용 가능한 수명 예측 모델을 제안하였다.
패키지의 거시적인 변형 측정과 달리 미시적인 변형 측정에는 아주 작은 변형을 감지할 수 있는 민감한 변형 측정 기법이 필요한데, 기존의 광학적 측정기법은 패키지 내의 연결부 크기가 수십 μm급 이하로 작아지면서 이들의 변형 측정에 어려움이 있다. 변형에 민감하고 측정 영역의 변형 분포를 얻을 수 있는 고분해능 현미경 모아레 기법의 하나인 AFM 모아레 기법이 이러한 연결부 측정에 적합하다. 하지만 모아레 기법과 함께 일반적으로 널리 사용되는 위상천이기법을 AFM 모아레 기법에 적용하기에는 AFM 시편 스테이지의 이력현상으로 인한 정밀한 위상천이의 어려움과 위상천이된 이미지들 간의 위치 보상의 어려움이 있다. 이를 해결하기 위해 측정하고자 하는 영역에서 많은 데이터를 얻고 이를 위상천이된 이미지들로 분해한 후 이들에서 같은 영역의 데이터만 취하는 유사위상천이기법을 개발하고 COF 패키지 연결부의 잔류 변형 및 고온 상태에서 TSV 주변의 변형을 효과적으로 측정함으로써 그 활용성을 확인하였다.
전자 패키지의 “다양화” 경향에 따라 제한된 영역에 더 많은 회로가 집적된 적층 패키지는 하나 이상의 칩을 가지고 이들간의 기계적 전기적 연결에 사용되는 solder/NCF 연결부의 열적 기계적 신뢰성을 평가하였다. 이를 위해 유한요소해석을 이용하였고 간략화된 유한요소모델이 열적 하중 하에서 실제 패키지의 거동을 잘 모사하는지 그 타당성을 평가하기 위해 거시적인, 미시적인 관점에서의 모아레 실험을 수행하였고, 실험 결과와 같은 조건에서 수행한 유한요소해석 결과가 약 5% 내외의 오차가 나타났다. 이렇게 타당성이 검증된 유한요소모델을 이용하여 solder/NCF 연결부에서 solder bump의 형상에 따른 응력 분포를 계산하였다. 연결부 단자와 같은 지름을 가지는 solder bump를 기준으로 하고 단자 주변을 덮지만 모두 부피가 동일한 형상의 solder bump들을 만들었다. 상온 및 고온에서 그리고 시편의 가운데 및 가장자리 부분에서 모두 solder bump를 덮는 부분이 클수록 날카로운 형상의 solder bump가 만들어져 이 부분에 응력 집중 현상이 나타났다. 반면 연결부의 불일치를 유발하는 주요 원인인 가장자리 부분의 전단 응력은 대부분의 경우 solder bump를 덮은 부분으로 인해 기준 값에 비해 감소하는 것을 확인하였다. 이를 바탕으로 상온 및 고온, 가운데 및 가장자리에서 모두 열적 기계적 신뢰성이 있는 solder bump의 형상을 제안하였다.
