Most command of storage protocol, such as SCSI or ATA, has lots of bit-size operands that causes serious burden of main processor. Because of bit-size operands, many parts of command decoding have to be done bit-by-bit. Bit-by-bit decoding invokes generation of many instructions of main processor by the compiler. So if there is an accelerator that can help the command decoding of main processor, it is possible to reduce the program size and execution time of main processor required for command decoding. This paper proposes a hardware that can accelerate command decoding.
To alleviate the complexity while decoding commands of the storage protocol, simple command parsing hardware architecture is proposed. It assists some important functions of command decoding such as operand shifting, bit-masking and generation of fetching address with only a small hardware.
As a result, the proposed command parser can reduce decoding time up to 54%. The simulation result shows that the main processor’s operating frequency is reduced up to 9.3% than the absence of the command parser.
본 학위논문에서는 Storage protocol의 명령어 해석을 효율적으로 수행하는 storage command parser의 구조를 제안한다. 저장 장치 시스템의 주 프로세서가 직접 저장 장치 protocol의 명령어 해석을 수행하면, 비 효율적인 shift, bit-masking, address management 명령들을 수행해야 하는데, 이를 storage command parser가 맡아서 처리하면 주 프로세서가 실행해야 할 많은 수의 명령을 줄일 수 있다.
1 cycle안에 명령어 operand들을 추출하기 위해 command parser는 storage command 추출에 적합한 hardware component들을 구성요소로 가지고 있고, 이들은 I/O register, extractor, bit pointer, accumulator, control unit들이다. Control unit 에서 생성한 제어 값들을 이용해 extractor는 1 cycle에 1개의 operand들을 추출하고, 이 값을 저장 장치 시스템의 주 프로세서는 I/O register에 접근하여 얻는다. 이러한 일련의 과정을 통하여 주 프로세서는 매 cycle마다 command parser를 메모리처럼 읽기만 하면 필요한 operand 값을 얻을 수가 있으므로, 비 효율적인 shift, bit-masking, address management 명령어의 수를 대폭 줄일 수 있다. 또한command parser가 parsing해야되는 command를 미리 memory로부터 load하여, parsing해 주는 것이므로 main processor는 command를 load하기 위해 수행하는 memory와의 transaction 수를 줄일 수 있고, main processor가 memory에서 command을 읽어 들일 때 기다려야 되는 latency도 최소한으로 줄일 수 있다.
